本发明专利技术提供一种肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，通过在N+源区与反型沟道之间引入镇流电阻区及肖特基接触，实现镇流电阻区耗尽自调节：阻断状态时，镇流电阻区上方的肖特基/碳化硅接触界面电场较小，实现低泄漏电流及高击穿电压；正向导通时，镇流电阻区被下方P型基区及上方肖特基接触部分耗尽，电子从N+源区通过未耗尽的中性区输运到反型沟道；短路状态时，镇流电阻区的电位随着电子电流增加而增加，镇流电阻区被下方P型基区及上方肖特基接触耗尽程度显著提升，镇流电阻区内中性区面积迅速缩小，电子电流显著降低。本发明专利技术在保证碳化硅MOSFET器件静态及动态参数不产生退化的前提下，有效提升碳化硅MOSFET器件短路能力。件短路能力。件短路能力。
【技术实现步骤摘要】
肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件及制备方法
[0001]本专利技术属于功率半导体
，具体是一种肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件。
技术介绍
[0002]在航空、航天和军用装备中，功率半导体器件主要应用于电源与配电分系统，属于核心元器件。采用Si材料的功率半导体器件逐渐达到其理论极限，在现有研究的水平上难以进一步实现功率变换器的高频化、高功率密度及小型化。
[0003]具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点的碳化硅(Silicon Carbide)材料可以更好地满足高速发展的航天技术对功率半导体器件提出的更高的工作频率、更高的工作电压、更低的导通电阻和高功率密度，同时具备抗辐照、耐极高温等耐特殊环境能力的需求。
[0004]碳化硅MOSFET具有更小的体积、更低的损耗、更强的电流导通能力，采用SiC功率MOSFET可简化功率电子系统的拓扑结构，减小系统整体损耗与体积，促进系统小型化、轻量化。SiC MOSFET栅氧化层薄、短路耐量小，由于高频开关特性，其对回路寄生参数的影响更加敏感，桥臂结构应用时更易因串扰而引起误导通导致短路。目前，宇航电源系统应用需要开关器件具有约10μs的短路耐受时间，从而使系统控制器能及时检测到故障。否则，器件的短路失效将导致电源系统故障，甚至威胁航天器的安全运行。然而，目前商业化SiC MOSFET器件的短路耐受时间一般小于10μs，因此有效提升SiC MOSFET短路耐受时间对实现其在宇航电源系统/推进系统中应用至关重要。
技术实现思路
[0005]一种肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，通过在N+源区与反型沟道之间引入镇流电阻区及肖特基接触，实现镇流电阻区耗尽自调节：阻断状态时，镇流电阻区上方的肖特基/碳化硅接触界面电场较小，实现低泄漏电流及高击穿电压；正向导通时，镇流电阻区被下方P型基区及上方肖特基接触部分耗尽，电子从N+源区通过未耗尽的中性区输运到反型沟道；短路状态时，镇流电阻区的电位随着电子电流增加而增加，镇流电阻区被下方P型基区及上方肖特基接触耗尽程度显著提升，镇流电阻区内中性区面积迅速缩小，电子电流显著降低。本专利技术在保证碳化硅MOSFET器件静态及动态参数不产生退化的前提下，有效提升碳化硅MOSFET器件短路能力。
[0006]为达到上述目的，本专利技术采用下述技术方案：
[0007]一种肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N
‑
漂移区4、N
‑
漂移区4上方的电流扩展层9；所述电流扩展层9的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、填充栅极凹槽的栅介质62，栅极凹槽下方为P+屏蔽层10，栅极凹槽左上方及右上方为P型基区3；所述P型基区3上方设有N+源区8；N+源区8左右两侧设有P+欧姆接触区2及镇流电阻区11，所述P+欧姆接触区
2与N+源区8上方为源极金属1；所述镇流电阻区11上方为肖特基金属7；所述多晶硅栅52上方为栅极金属12。
[0008]作为优选方式，所述栅介质62为SiO2。
[0009]作为优选方式，所述肖特基金属7为镍金属。
[0010]作为优选方式，所述P+欧姆接触区2、N+源区8、镇流电阻区11、P型基区3、电流扩展层9及P+屏蔽层10均为多次离子注入形成。
[0011]作为优选方式，所述P+欧姆接触区2、N+源区8、镇流电阻区11、P型基区3、电流扩展层9、P+屏蔽层10、N
‑
漂移区4、N+衬底区5的材料均为碳化硅。
[0012]本专利技术还提供一种所述的肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件的制备方法，包括以下步骤：
[0013]第一步：清洗外延片，在带有电流扩展层的N
‑
外延上注入铝离子形成P型基区；
[0014]第二步：以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区；
[0015]第三步：以多晶硅为注入阻挡层注入氮离子形成N+源区；
[0016]第四步：以多晶硅为注入阻挡层注入镇流电阻区；
[0017]第五步：刻蚀形成栅极沟槽；
[0018]第六步：注入铝离子形成P+屏蔽层；
[0019]第七步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化；
[0020]第八步：淀积欧姆接触及肖特基接触金属，并刻蚀金属形成电极。
[0021]本专利技术通过在N+源区与反型沟道之间引入镇流电阻区及肖特基接触，实现镇流电阻区耗尽自调节：阻断状态时，镇流电阻区上方的肖特基/碳化硅接触界面电场较小，实现低泄漏电流及高击穿电压；正向导通时，镇流电阻区被下方P型基区及上方肖特基接触部分耗尽，电子从N+源区通过未耗尽的中性区输运到反型沟道；短路状态时，镇流电阻区的电位随着电子电流增加而增加，镇流电阻区被下方P型基区及上方肖特基接触耗尽程度显著提升，镇流电阻区内中性区面积迅速缩小，电子电流显著降低。本专利技术在保证碳化硅MOSFET器件静态及动态参数不产生退化的前提下，有效提升碳化硅MOSFET器件短路能力。
附图说明
[0022]图1是传统具有P+屏蔽层的沟槽型碳化硅MOSFET结构示意图；
[0023]图2是本专利技术实施例1的具有肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件结构示意图；
[0024]图3是本专利技术实施例2的清洗外延片，在带有电流扩展层的N
‑
外延上注入铝离子形成P型基区的示意图；
[0025]图4是本专利技术实施例2的以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区的结构示意图；
[0026]图5是本专利技术实施例2的以多晶硅为注入阻挡层注入氮离子形成N+源区的结构示意图；
[0027]图6是本专利技术实施例2的以多晶硅为注入阻挡层注入镇流电阻区的结构示意图；
[0028]图7是本专利技术实施例2的刻蚀形成栅极沟槽的结构示意图；
[0029]图8是本专利技术实施例2的注入铝离子形成P+屏蔽层的结构示意图；
[0030]图9是本专利技术实施例2的干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化的结构示意图；
[0031]图10是本专利技术实施例2的淀积欧姆接触及肖特基接触金属，并刻蚀金属形成电极的结构示意图；
[0032]1为源极金属，2为P+欧姆接触区，3为P型基区，4为N
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漂移区，5为N+衬底区，6为漏极金属，7为肖特基金属，8为N+源区，9为电流扩展层，11为镇流电阻区，10为P+屏蔽层，52为多晶硅栅，62为栅介质，12为栅极金属。
具体实施方式
[0033]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底区(5)、N+衬底区(5)上方的N
‑
漂移区(4)、N
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漂移区(4)上方的电流扩展层(9)；所述电流扩展层(9)的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅(52)、填充栅极凹槽的栅介质(62)，栅极凹槽下方为P+屏蔽层(10)，栅极凹槽左上方及右上方为P型基区(3)；所述P型基区(3)上方设有N+源区(8)；N+源区(8)左右两侧设有P+欧姆接触区(2)及镇流电阻区(11)，所述P+欧姆接触区(2)与N+源区(8)上方为源极金属(1)；所述镇流电阻区(11)上方为肖特基金属(7)；所述多晶硅栅(52)上方为栅极金属(12)。2.根据权利要求1所述的肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，其特征在于：所述栅介质(62)为SiO2。3.根据权利要求1所述的肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，其特征在于：所述肖特基金属(7)为镍金属。4.根据权利要求1所述的肖特基结辅助耗尽镇流电阻的碳化硅MOSFET器件，...
【专利技术属性】
技术研发人员：王新中，李轩，娄谦，杨正羽，梁军，岳德武，王卓，张波，
申请(专利权)人：深圳信息职业技术学院，
类型：发明
国别省市：
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