一种环栅晶体管器件及其制备方法技术

本发明专利技术提供一种环栅晶体管器件及其制备方法，器件包括：衬底层、绝缘层、顶半导体层、第一栅极、第二栅极、源极、漏极，绝缘层与顶半导体层之间设置有凹槽，凹槽内设置有第一栅极，绝缘层的第一表面未设置第一栅极的位置设置预置电荷层，和/或半导体凸台与绝缘层接触的表面设置预置电荷层。本发明专利技术通过设置预置电荷层在顶半导体层与绝缘层之间的第一栅极周围，使环栅晶体管的沟道开关主要由全环绕栅控制，从而充分发挥环栅晶体管的性能优势；同时利用先后注入离子形成纳米晶，以进一步降低π型沟道对器件的控制；另外，配合对凹槽上方的顶半导体层的清洗，降低全环绕栅的沟道阈值电压受预置电荷层的影响。预置电荷层的影响。预置电荷层的影响。

【技术实现步骤摘要】
一种环栅晶体管器件及其制备方法


[0001]本专利技术属于半导体集成电路制造
，特别是涉及一种环栅晶体管器件及其制备方法。

技术介绍

[0002]随着集成电路制造工艺的不断发展，半导体器件特别是场效应晶体管(MOSFET)的关键尺寸不断减小，甚至已经降低至10nm及以下节点，而器件的短沟道效应愈发显著，传统的平面器件已经无法达到器件在性能和集成度方面的要求。
[0003]随着半导体器件尺寸的不断缩小，全环绕栅极(Gate
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All
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Around，GAA)的硅纳米线晶体管由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能。现有器件结构中，制备环栅晶体管器件时，为保证源漏区域与硅纳米线下方的凹槽内的栅极没有太大交叠区域，以减小寄生电容、减轻栅介质处偏置电场，且因光刻对准精度有限，因此通常设置硅纳米线顶部的栅极长度大于凹槽内的栅极长度，以避免凹槽内栅极与源漏出现交叠区。
[0004]然而上述方案会导致器件的沟道区域出现栅极将沟道完全包裹的GAA型沟道和凹槽内的栅极未包裹沟道的π型沟道，由于π型沟道缺少凹槽内的背部栅极的包裹，使得其开启速度往往慢于GAA型沟道的开启，导致亚阈值斜率较大，开态电流密度较小，从而限制了GAA硅纳米线晶体管展示其理想的电学性能。
[0005]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的，不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0006]鉴于以上现有技术的缺点，本专利技术的目的在于提供一种环栅晶体管器件及其制备方法，用于解决现有技术中环栅晶体管亚阈值斜率大、开态电流密度小的问题。
[0007]为实现上述目的，本专利技术提供一种环栅晶体管器件，所述环栅晶体管器件包括：衬底层、绝缘层、顶半导体层、第一栅极、第二栅极、源极、漏极；
[0008]所述绝缘层位于所述衬底层上方，所述顶半导体层位于所述绝缘层上方，所述绝缘层与所述顶半导体层之间设置有凹槽，所述凹槽不贯穿所述绝缘层；所述顶半导体层包括悬空沟道和半导体凸台，所述凹槽两侧为所述半导体凸台，所述半导体凸台连接于所述悬空沟道，所述悬空沟道横跨于所述凹槽上；
[0009]所述凹槽内设置有第一栅极，所述顶半导体层上方及侧壁设置有第二栅极，所述第二栅极的长度大于所述第一栅极的长度；
[0010]所述绝缘层的第一表面未设置所述第一栅极的位置设置预置电荷层，和/或所述半导体凸台与所述绝缘层接触的表面设置预置电荷层，所述预置电荷层用以调节其对应的沟道的阈值电压；
[0011]所述悬空沟道两端的所述顶半导体层分别设置有源区和漏区，所述源极设置于所
述源区上方，所述漏极设置于所述漏区上方。
[0012]可选地，所述凹槽仅位于所述绝缘层；或所述凹槽延伸至所述顶半导体层中；或所述凹槽延伸至所述衬底层内；或所述凹槽同时延伸至所述顶半导体层和所述衬底层中。
[0013]本专利技术还提供一种环栅晶体管器件的制备方法，所述制备方法用于制备上述任意一种所述的环栅晶体管器件，所述制备方法包括：
[0014]提供一供片衬底，所述供片衬底包括顶半导体层；提供一第二衬底，所述第二衬底包括衬底层和绝缘层，所述绝缘层位于所述衬底层上，所述绝缘层远离所述衬底层的表面为第一表面，所述第一表面设置凹槽；
[0015]对所述绝缘层的第一表面进行掺杂，和/或对所述顶半导体层进行表面掺杂；
[0016]所述供片衬底通过所述顶半导体层与所述第二衬底键合，所述顶半导体层与所述绝缘层的所述第一表面接触；
[0017]去除所述供片衬底的除所述顶半导体层以外的结构。
[0018]可选地，所述供片衬底还包括第一氧化层和第一衬底，所述第一氧化层位于所述第一衬底上，所述顶半导体层位于所述第一氧化层上。
[0019]可选地，所述供片衬底的制备方法包括：提供第三衬底，对所述第三衬底注入氢离子，以在所述第三衬底内形成剥离界面，所述剥离界面将所述第三衬底分隔为临时衬底和所述顶半导体层。
[0020]可选地，先对所述第三衬底注入氢离子形成所述剥离界面，然后对所述顶半导体层进行表面掺杂；或先对所述第三衬底的一个表面进行掺杂，然后对所述表面注入氢离子以在所述第三衬底内形成所述剥离界面。
[0021]可选地，对所述顶半导体层进行表面掺杂Si、Ge、C、P、As、B、O、N、F或Al种的一种或一种以上的任意组合，或/和对所述绝缘层进行掺杂Si、Ge、C、P、As、B、O、N、F或Al种的一种或一种以上的任意组合。
[0022]可选地，对所述顶半导体层和/或所述绝缘层进行掺杂的方法包括低能离子注入、表面等离子体处理或在预设气氛中退火。
[0023]可选地，对所述顶半导体层或/和所述绝缘层进行掺杂时，先掺杂Si或/和Ge，进行退火工艺，然后掺杂B、P或As中的任意一种或一种以上的任意组合，再次进行退火工艺，形成预设掺杂元素的纳米晶。
[0024]可选地，所述制备方法还包括：对位于所述凹槽上方的所述顶半导体层进行清洗，以降低所述凹槽上方的所述顶半导体层的掺杂浓度。
[0025]如上，本专利技术的环栅晶体管器件及其制备方法，具有以下有益效果：
[0026]本专利技术通过设置预置电荷层在顶半导体层与绝缘层之间的第一栅极周围，使环栅晶体管的沟道开关主要由全环绕栅控制，从而充分发挥环栅晶体管的性能优势；
[0027]本专利技术利用先后注入离子形成纳米晶，以进一步降低π型沟道对器件的控制；
[0028]本专利技术配合对凹槽上方的顶半导体层的清洗，降低全环绕栅的沟道阈值电压受预置电荷层的影响。
附图说明
[0029]图1显示为现有技术中环栅晶体管器件的结构示意图。
[0030]图2显示为现有技术中GAA型沟道的结构示意图。
[0031]图3显示为现有技术中的π型沟道的结构示意图。
[0032]图4显示为本专利技术实施例一中环栅晶体管器件的结构示意图。
[0033]图5显示为本专利技术实施例一中π型沟道的结构示意图。
[0034]图6显示为本专利技术实施例一中GAA型沟道的结构示意图。
[0035]图7显示为本专利技术实施例一中步骤1、2中提供供片衬底及其掺杂工艺所呈现的结构示意图。
[0036]图8显示为本专利技术实施例一中步骤1、2中提供第二衬底及其掺杂工艺所呈现的结构示意图。
[0037]图9显示为本专利技术实施例一中步骤3中顶半导体层与第二衬底键合所呈现的结构示意图。
[0038]图10显示为本专利技术实施例一中步骤4中去除其他结构所呈现的结构示意图。
[0039]图11显示为本专利技术实施例二中S1中制备供片衬底所呈现的结构示意图。
[0040]图12显示为本专利技术实施例二中S2中提供第二衬底所呈现的结构示意图。
[0041]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种环栅晶体管器件，其特征在于，所述环栅晶体管器件包括：衬底层、绝缘层、顶半导体层、第一栅极、第二栅极、源极、漏极；所述绝缘层位于所述衬底层上方，所述顶半导体层位于所述绝缘层上方，所述绝缘层与所述顶半导体层之间设置有凹槽，所述凹槽不贯穿所述绝缘层；所述顶半导体层包括悬空沟道和半导体凸台，所述凹槽两侧为所述半导体凸台，所述半导体凸台连接于所述悬空沟道，所述悬空沟道横跨于所述凹槽上；所述凹槽内设置有第一栅极，所述顶半导体层上方及侧壁设置有第二栅极，所述第二栅极的长度大于所述第一栅极的长度；所述绝缘层的第一表面未设置所述第一栅极的位置设置预置电荷层，和/或所述半导体凸台与所述绝缘层接触的表面设置预置电荷层，所述预置电荷层用以调节其对应的沟道的阈值电压；所述悬空沟道两端的所述顶半导体层分别设置有源区和漏区，所述源极设置于所述源区上方，所述漏极设置于所述漏区上方。2.根据权利要求1所述的环栅晶体管器件，其特征在于，所述凹槽仅位于所述绝缘层；或所述凹槽延伸至所述顶半导体层中；或所述凹槽延伸至所述衬底层内；或所述凹槽同时延伸至所述顶半导体层和所述衬底层中。3.一种环栅晶体管器件的制备方法，其特征在于，所述制备方法用于制备权利要求1
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2中任意一项所述的环栅晶体管器件，所述制备方法包括：提供一供片衬底，所述供片衬底包括顶半导体层；提供一第二衬底，所述第二衬底包括衬底层和绝缘层，所述绝缘层位于所述衬底层上，所述绝缘层远离所述衬底层的表面为第一表面，所述第一表面设置凹槽；对所述绝缘层的第一表面进行掺杂，和/或对所述顶半导体层进行表面掺杂；所述供片衬底通过所述顶半导体层与所述第二衬底键合，所述顶半导体层与所述绝缘层的所述第一表面接触；去除所述供片衬底的除所述顶半导体层以外的结...

【专利技术属性】
技术研发人员：刘强，俞文杰，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：