跨时钟域低电平脉冲同步电路和低电平脉冲同步方法技术

本发明专利技术公开一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法，同步电路包括：多路选择器、源时钟域模块和目的时钟域模块；源时钟域模块包括锁存触发器和二级同步触发器，二级同步触发器的复位端连接于目的时钟域模块的输出端，二级同步触发器的输出端连接于脉冲锁存触发器的置位端，锁存触发器用于接收并锁存源时钟域的脉冲信号；多路选择器的输出端连接于锁存触发器的输入端，锁存触发器的输出端连接于多路选择器的一个输入端；目的时钟域模块的三级同步触发器的输入端连接于锁存触发器的输出端，逻辑单元连接于二级同步触发器和三级同步触发器之间，逻辑单元用于输出同步到目的时钟域的低电平脉冲信号。到目的时钟域的低电平脉冲信号。到目的时钟域的低电平脉冲信号。

【技术实现步骤摘要】
跨时钟域低电平脉冲同步电路和低电平脉冲同步方法


[0001]本专利技术涉及电路
，更具体地，涉及一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法。

技术介绍

[0002]现有的脉冲跨时钟域同步电路采用的电路如图1所示，工作原理为：A时钟域产生的脉冲信号valid为低时选通MUX的固定低电平输入端，MUX输出低电平作为或门的一个输入端，或门的另外一个输入端strobeA_clr_n初始值为0, 从而MUX的低电平输出被#1号D触发器器锁存为一个低电平信号strobeA；strobeA的低电平被B时钟域的两个D触发器#2和#3两级同步后使得strobeB变为低电平；strobeB低电平被A时钟域的两个D触发器#4和#5两级同步后使得strobeA_clr变为低电平；strobeA_clr低电平经过反相器成为高电平的strobeA_clr_n；高电平的strobeA_clr_n作为或门的输入使得或门输出高电平，或门的高电平被A时钟域的#1 D触发器锁存使得strobeA从低变高；strobeA的高电平被B时钟域的#2和#3 D触发器两级同步后本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种跨时钟域低电平脉冲同步电路，其特征在于，包括：多路选择器、源时钟域模块和目的时钟域模块；所述源时钟域模块包括锁存触发器、第五触发器和第六触发器；所述目的时钟域模块包括第二触发器、第三触发器、第四触发器和逻辑单元；所述逻辑单元包括第一反相器、第二反相器、与门；所述多路选择器的输出端连接于所述锁存触发器的输入端，所述锁存触发器的输出端连接于所述多路选择器的一个输入端；所述锁存触发器、所述第五触发器和所述第六触发器的时钟信号输入端用于接收源时钟域的时钟信号，所述第二触发器、所述第三触发器和所述第四触发器的时钟信号输入端用于接收目的时钟域的时钟信号；所述锁存触发器、所述第二触发器、所述第三触发器、所述第四触发器依次连接；所述锁存触发器用于接收并锁存源时钟域的脉冲信号；所述第三触发器的输出端还设有另一输出支路，连接于所述第一反相器，所述第一反相器的输出端和所述第四触发器的输出端作为所述与门的输入，所述与门的输出连接于所述第二反相器，所述第二反相器的输出为同步到所述目的时钟域的低电平脉冲信号；所述第二反相器的输出端还连接于所述第五触发器和所述第六触发器的RDN复位端，所述第五触发器的输出端连接于所述第六触发器的输入端，所述第六触发器的输出端连接于所述锁存触发器的SDN置位端。2.根据权利要求1所述的跨时钟域低电平脉冲同步电路，其特征在于，所述多路选择器的选择端为高时选择端口1的输入，选择端为低时选择端口0的输入；所述锁存触发器的输出端还连接于所述多路选择器的端口1的输入...

【专利技术属性】
技术研发人员：李栋，殷亚东，梁翔，周长瑞，
申请(专利权)人：苏州领慧立芯科技有限公司，
类型：发明
国别省市：