半导体集成电路(IC)的结构测试，其包含例如从测试器装置将测试样式或测试状况扫描到所述半导体IC的内部电路。一时序边际可以在所述结构测试的期间加以测量。所述边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。边际测量感测器的输出例如可被扫描出至所述测试器装置。例如可被扫描出至所述测试器装置。例如可被扫描出至所述测试器装置。
【技术实现步骤摘要】
【国外来华专利技术】用于结构测试的集成电路边际测量
[0001]相关申请案的交叉参照
[0002]此申请案主张2020年7月6日申请且名称为“Integrated Circuit Margin Measurement for Structural Testing”的第63/048,265号美国临时专利申请案的优先权，所述美国临时专利申请案的内容以其整体纳入本文作为参考。
[0003]本专利技术关于集成电路的领域。
技术介绍
[0004]集成电路(IC)可包含在例如是硅晶圆的平坦半导体基板上的模拟及数字电子电路。微观的电晶体是利用微影技术而被印刷到所述基板之上，以在一非常小的区域中产生具有数十亿个电晶体的复杂电路，此使得现代利用IC的电子电路设计变成低成本且高效能。IC是在工厂(被称为晶圆代工厂)的装配线中制造，其已经商品化IC的制造，例如是互补金属氧化物半导体(CMOS)IC。数字IC包含被配置在所述晶圆上的功能及/或逻辑单元中的数十亿个电晶体，其具有互连所述功能单元的数据路径，所述数据路径是在所述功能单元之间传输数据值。
[0005]如同在此所用的，术语“数据路径”是表示一平行系列的电子连接或路径，以用于在一IC的功能/逻辑单元之间传输数据信号，并且每一个数据路径可包含一特定数量的位元路径，例如是64、128、256、或类似的。在所述IC的设计过程期间，所述功能单元的时序被配置成使得每一个功能单元通常可以在单一时钟周期之内完成该单元所需的处理。一安全因数可被用来考量个别IC的制造差异以及在所述IC的计画使用寿命期间可能的变化，例如是劣化。
[0006]IC的电晶体随着时间过去的劣化被称为老化。例如，电晶体随着时间过去的劣化会缓慢地导致降低的切换速度，并且当它们超过设计安全因素时，甚至可能导致彻底的电路失效。通常，设计的过程是将这些延迟纳入所述设计，使得所述IC在其正常的使用寿命期间将不会失效，但是环境及使用条件(例如热、电压、电流、湿度、及/或类似的)可能会加速老化过程。
[0007]IC电晶体(例如双载子电晶体、金属氧化物半导体场效电晶体(MOSFET)及/或类似的)可被用在数字IC，并且可以作用为电性开关。例如，一MOSFET可具有四个端子，例如基体、闸极、源极、以及汲极，而通常所述源极以及基体是电连接的。施加至所述闸极的电压可以决定流动在所述源极与汲极之间的电流量。一薄层的介电材料电性绝缘所述闸极，并且横跨所述闸极所施加的电场可以改变在所述源极与汲极之间的下面的半导体通道的导电度。
[0008]在使用上，具有比平均电荷载子(例如用于负或n通道MOSFET的电子、或是用于正或p通道MOSFET的电洞)更多能量的电荷载子可能会偏离在所述源极与汲极之间的导电通道，而变成被捕陷在所述绝缘的介电质中。此过程(被称为热载子注入(HCI))最终可能会在
所述介电层之内累积电荷，并且因此增加操作所述电晶体所需的电压。随着临界电压增加，电晶体的切换延迟可能变成更大的。
[0009]另一老化机制是发生在电压被施加至闸极时，一种被称为“偏压温度不稳定性”(BTI)的现象。尤其，BTI可能会造成电荷在所述介电质中的累积，尽管此效应的部分在闸极电压被移除之后会自发地消失。此恢复是发生在几微秒内，使得其难以在电晶体受应力时观察，因而所产生的效应于是只有在所述应力被移除后来加以测量。
[0010]进一步的老化机制是在施加至闸极的电压在所述介电质之内产生电性作用缺陷(以“陷阱”著称)时起作用。当陷阱变成过多的，这些电荷陷阱可能连接并且在闸极与电流通道之间形成彻底的短路。此种失效被称为“氧化物崩溃”或是“时间相依的介电质崩溃”。不同于其它老化机制是在效能上造成逐渐的下降，所述介电质的崩溃可能会导致电晶体的灾难性失效，此使得IC故障。
[0011]此外，一种称为电迁移的现象可能会损坏将电晶体连系在一起或是将其连结至外部世界的铜或铝连接。电迁移可能发生在电流突波将金属原子从所述电连接击松，并且可能使得其和电子一起流动。此耗掉上游金属的几个原子，同时造成下游金属的累积。所述金属的上游薄化会增加所述连接的电阻，有时变成开路。所述下游沉积可能会使得所述金属从其指定的轨道突出。
[0012]另一在IC中的可靠度相关的问题是一种称为“应力迁移”的现象，其牵涉到金属原子在机械应力的影响下的流动。
[0013]此外，任何缺陷(例如未建模的现象、随机的制造缺陷及/或类似的)都可能造成信号路径随着时间过去的时序劣化。某些缺陷可能并未出现在测试、验证、最初的操作及/或类似的期间，例如所述晶粒/IC/产品可能在所述测试阶段通过所有的筛选程序。例如，包含制造缺陷(例如金属覆盖不全)的贯孔将会随着时间过去增加其电阻，并且在某个时点造成一逻辑路径的时序失效。例如，随机的制造缺陷可能出现在IC的任何地方，而且包含许多种类型及程度的缺陷，因而设计可能无法包含安全因素来减轻这些缺陷。
[0014]上述相关技术的例子以及与其相关的限制是欲为举例说明的，而非全部的。具有此项技术的技术人员在说明书的阅读以及附图的研究之后，其它相关技术的限制将会变成明显的。
技术实现思路
[0015]以下的实施例及其特点是结合本质上是示例性且举例说明、而非在范畴上限制的系统、工具及方法来描述及描绘。
[0016]根据某些实施例，其提出有一种用于测试半导体集成电路(IC)的方法。所述方法包括：借由扫描测试样式到所述半导体IC的内部电路中来在所述半导体IC上执行结构测试；以及在所述结构测试的期间测量边际，所述边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。
[0017]在实施例中，测量的步骤包括：在信号路径组合器接收所述半导体IC的多个信号路径；以及组合所述接收到的所述半导体IC的多个信号路径以提供所述测试信号路径。
[0018]在实施例中，测量所述边际的步骤包括根据在所述半导体IC的所述测试信号路径
以及所述延迟的信号路径之间针对于不同的延迟时间的多个比较来识别一延迟时间临界值。
[0019]在实施例中，测量所述边际的步骤是借由在所述半导体IC上的感测器来加以执行，所述感测器是构成所述半导体IC的用于所述结构测试的所述内部电路的部分，所述方法进一步包括：从所述半导体IC的用于所述结构测试的所述内部电路扫描出关于一延迟的所测量的特征的数据。
[0020]在实施例中，所述感测器包括数据暂存器，其构成所述结构测试的一扫描链的部分，所述方法进一步包括：借由重置所述数据暂存器来配置所述结构测试；在所述数据暂存器中储存一延迟的所测量的特征；以及从所述数据暂存器扫描出一延迟的所测量的特征。
[0021]在实施例中，构成所述结构测试的一扫描链的部分的所述数据暂存器是在所述感测器的输出的第一数据暂存器，并且所述数据暂存器是被重置以借由扫入一重置样式来配置所述结构测试、或是其中构成所述结构测试的一扫本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种用于测试半导体集成电路的方法，所述方法包括：借由将测试样式扫描到所述半导体集成电路的内部电路中来在所述半导体集成电路上执行结构测试；以及在所述结构测试的期间测量边际，所述边际是根据在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。2.如权利要求1所述的方法，其中，测量的步骤包括：在信号路径组合器处接收所述半导体集成电路的多个信号路径；以及组合接收到的所述半导体集成电路的所述多个信号路径以提供所述测试信号路径。3.如权利要求1或2所述的方法，其中，测量所述边际的步骤包括根据在所述半导体集成电路的所述测试信号路径以及所述延迟的信号路径之间针对于不同的延迟时间的多个比较来识别一延迟时间临界值。4.如权利要求1至3中任一项所述的方法，其中，测量所述边际的步骤是由所述半导体集成电路上的感测器来加以执行，所述感测器构成所述半导体集成电路的用于所述结构测试的所述内部电路的部分，所述方法进一步包括：从所述半导体集成电路的用于所述结构测试的所述内部电路扫描出关于一延迟的所测量的所述特征的数据。5.如权利要求4所述的方法，其中所述感测器包括数据暂存器，其构成所述结构测试的一扫描链的部分，所述方法进一步包括：借由重置所述数据暂存器来配置所述结构测试；在所述数据暂存器中储存一延迟的所测量的所述特征；以及从所述数据暂存器扫描出一延迟的所测量的所述特征。6.如权利要求5所述的方法，其中构成所述结构测试的一扫描链的部分的所述数据暂存器是在所述感测器的输出的第一数据暂存器，并且所述数据暂存器被重置，以借由扫入重置样式来配置所述结构测试；或者，其中构成所述结构测试的一扫描链的部分的所述数据暂存器是第二数据暂存器，所述第二数据暂存器从在所述感测器的输出的第一数据暂存器接收一延迟的所测量的所述特征，并且所述第二数据暂存器被重置，以借由所述第一数据暂存器的输出来配置所述结构测试。7.一种用于测试半导体集成电路的方法，所述方法包括：将测试样式扫描到所述半导体集成电路的内部电路中，所述半导体集成电路的所述内部电路包括边际测量感测器；利用所述边际测量感测器来测量边际，所述边际包括在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号；以及扫描出所述边际测量感测器的输出。8.如权利要求7所述的方法，其中所述测试样式是利用自动测试样式产生(ATPG)来产生的，所述方法进一步包括：利用ATPG移位模式来扫描出所述边际测量感测器的所述输出。9.如前述权利要求中任一项所述的方法，其中，比较的所述特征包括以下的一或多者：
通过或失败状况；延迟临界值比较结果；延迟指示；以及最坏情况延迟指示。10.一种用于测试半导体集成电路的方法，所述方法包括：将测试状况扫描到一边际测量感测器中，所述边际测量感测器构成所述半导体集成电路的内部电路的部分；以及在所述半导体集成电路的功能电路的操作模式期间，在所述边际测量感测器处测量一或多个边际，每一个边际是根据在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径...
【专利技术属性】
技术研发人员：伊芙琳，
申请(专利权)人：普腾泰克斯有限公司，
类型：发明
国别省市：
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