脉冲延时电路制造技术

本公开的实施例提供一种脉冲延时电路。脉冲延时电路包括：信号接收电路、上升沿采集电路、下降沿采集电路、信号还原电路，其中，信号接收电路被配置为接收输入信号；上升沿采集电路被配置为采集输入信号的上升沿，并在预设延时后产生上升沿触发信号；下降沿采集电路被配置为采集输入信号的下降沿，并在预设延时后产生下降沿触发信号；信号还原电路被配置为根据上升沿采集电路产生的上升沿触发信号以及下降沿采集电路产生的下降沿触发信号通过第一触发器将输入信号还原，得到输出信号，输出信号为输入信号经过预设延时后的信号。解决了现有的延时方式对短脉冲延时会出现被滤掉，或者灵活度不高、级数太多、浪费芯片面积的问题。浪费芯片面积的问题。浪费芯片面积的问题。

【技术实现步骤摘要】
脉冲延时电路


[0001]本公开的实施例涉及集成电路
，具体地，涉及脉冲延时电路。

技术介绍

[0002]在电路设计中有时需要输入信号进行一定延时后，再传递给逻辑单元进行处理，但输入信号有时是周期较短的脉冲，如果采用普通的RC延时电路对输入信号进行延时，有可能出现把短脉冲滤掉的问题。如图1所示为普通的RC延时电路100，包括电阻101、电容102、施密特触发器103，利用RC延时电路100其对输入信号INPUT进行延时，延时中对应的相关信号的波形图，如图2所示，从上至下依次为输入信号INPUT、A点电压、输出信号OUTPUT对应的波形图，可以看到，INPUT信号的第二个长脉冲在输出端保留了，但是INPUT信号的第一个短脉冲在输出端没有此短脉冲的响应，被滤掉了。若是用反相器链的设计方法对输入信号进行延时，虽然不会被滤掉，但是会产生灵活度不高，且级数太多，浪费芯片面积等问题。因为，当反相器链的单级延时一旦固定，其分辨率和最大延时时间已经确定，例如当反相器单级延时为0.5ns，若要实现500ns的延时，需要1000级，级数太多；虽然可以通过增大单级的延时来减少级数，比如将单级延时增加到2us，这样实现500us延时，只需要200级，但是此时的分辨率为2us，即小于2us的脉冲又将无法分辨。

技术实现思路

[0003]本文中描述的实施例提供了一种脉冲延时电路，为了解决现有的延时对短脉冲延时会出现被滤掉，或者灵活度不高、级数太多、浪费芯片面积的问题。
[0004]根据本公开的第一方面，提供了一种脉冲延时电路。脉冲延时电路包括：信号接收电路、上升沿采集电路、下降沿采集电路、信号还原电路，其中，所述信号接收电路被配置为接收输入信号，所述输入信号为需要延时的脉冲信号；所述上升沿采集电路被配置为采集所述输入信号的上升沿，并在预设延时后产生上升沿触发信号；所述下降沿采集电路被配置为采集所述输入信号的下降沿，并在预设延时后产生下降沿触发信号；所述信号还原电路被配置为根据所述上升沿采集电路产生的上升沿触发信号以及所述下降沿采集电路产生的下降沿触发信号通过第一触发器将所述输入信号还原，得到输出信号，所述输出信号为所述输入信号经过所述预设延时后的信号。
[0005]可选的，所述信号接收电路包括第一与门，其中，所述第一与门的第一输入端接收所述输入信号，所述第一与门的第二输入端接收完成指示信号，所述完成指示信号为指示所述脉冲延时电路所在的系统是否可以正常工作的信号，所述第一与门的输出端分别连接所述上升沿采集电路和所述下降沿采集电路。
[0006]可选的，所述上升沿采集电路包括：第二触发器、第二与门、第一延时电路、第一非门、第二非门，其中，所述第二触发器的时钟端连接所述第一与门的输出端，所述第二触发器的输入端连接电源端，所述第二触发器的置位端连接所述电源端，所述第二触发器的复位端连接所述第二与门的输出端，所述第二触发器的输出端连接所述第一延时电路的输入
端；所述第一延时电路的输出端连接所述第一非门的输入端，所述第一非门的输出端作为所述上升沿采集电路的输出端，输出上升沿触发信号；所述第二非门的输入端接收上电逻辑指示信号，所述第二非门的输出端连接所述第二与门的第二输入端，所述第二与门的第一输入端连接所述第一非门的输出端，所述上电逻辑指示信号为指示所述脉冲延时电路所在的系统是否上电稳定的信号。
[0007]可选的，所述下降沿采集电路包括：第三触发器、第三与门、第二延时电路、第三非门、第四非门、第五非门，其中，所述第三触发器的时钟端连接所述第三非门的输出端，所述第三非门的输入端连接所述第一与门的输出端，所述第三触发器的输入端连接电源端，所述第三触发器的置位端连接所述电源端，所述第三触发器的复位端连接所述第三与门的输出端，所述第三触发器的输出端连接所述第二延时电路的输入端；所述第二延时电路的输出端连接所述第四非门的输入端，所述第四非门的输出端作为所述下降沿采集电路的输出端，输出下降沿触发信号；所述第五非门的输入端接收所述上电逻辑指示信号，所述第五非门的输出端连接所述第三与门的第二输入端，所述第三与门的第一输入端连接所述第四非门的输出端。
[0008]可选的，所述信号还原电路包括：所述第一触发器、第四与门，其中，所述第一触发器的时钟端连接接地端，所述第一触发器的输入端连接所述电源端，所述第一触发器的置位端连接所述上升沿采集电路的输出端，所述第一触发器的复位端连接所述第四与门的输出端，所述第一触发器的输出端输出所述输出信号；所述第四与门的第一输入端连接所述下降沿采集电路的输出端，所述第四与门的第二输入端连接所述上电逻辑指示信号。
[0009]可选的，所述第一延时电路和所述第二延时电路的结构相同，所述第一延时电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容、施密特触发器，其中，所述第一晶体管的控制极和所述第二晶体管的控制极作为所述第一延时电路的输入端，所述第一晶体管的第一端连接电源端，所述第一晶体管的第二端分别连接所述第二晶体管的第一端、所述电容的一端、所述施密特触发器的输入端，所述第二晶体管的第二端连接所述第三晶体管的第一端；所述第三晶体管的第二端连接接地端，所述第三晶体管的控制极连接所述第四晶体管的控制极；所述第四晶体管的第一端接收预设偏置电流，所述第四晶体管的第一端还连接所述第四晶体管的控制极，所述第四晶体管的第二端连接接地端；所述电容的另一端连接接地端，所述施密特触发器的输出端作为所述第一延时电路的输出端。
[0010]可选的，所述第一晶体管为P型晶体管，所述第二晶体管、所述第三晶体管、所述第四晶体管为N型晶体管。
[0011]可选的，所述输入信号的周期大于从所述第二触发器的输出信号由低变高时到第二延时电路的输出信号由高到低时之间的时长。
[0012]可选的，所述第二触发器和所述第三触发器为上升沿触发的触发器。
[0013]可选的，所述第二触发器的置位端和复位端不同时为零，所述第三触发器的置位端和复位端不同时为零。
[0014]本公开的实施例的脉冲延时电路，通过上升沿采集电路采集输入信号的上升沿，以及通过下降沿采集电路采集输入信号的下降沿，并通过信号还原电路最终将所述输入信号在经过预设延时后保留下来，不管输入信号脉冲的长短，都可以在延时后完整保留下来，相比于现有的使用普通的RC延时电路，不会出现将短脉冲的输入信号滤掉的问题。另外，相
比于反相器链的延时方式，由于只需要采集输入信号的上升沿和下降沿，跟脉冲的宽度无关，因此不会随着脉冲宽度的增加而增加电路级数，因此不存在灵活度不高、级数太多、浪费芯片面积的问题。
附图说明
[0015]为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
[0016]图1是一种现有普通的RC延时电路脉冲延时电路的示例性电路图；
[0017]图2是图1中电路图对应的相关信号的波形图；
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种脉冲延时电路，其特征在于，所述脉冲延时电路包括：信号接收电路、上升沿采集电路、下降沿采集电路、信号还原电路，其中，所述信号接收电路被配置为接收输入信号，所述输入信号为需要延时的脉冲信号；所述上升沿采集电路被配置为采集所述输入信号的上升沿，并在预设延时后产生上升沿触发信号；所述下降沿采集电路被配置为采集所述输入信号的下降沿，并在预设延时后产生下降沿触发信号；所述信号还原电路被配置为根据所述上升沿采集电路产生的上升沿触发信号以及所述下降沿采集电路产生的下降沿触发信号通过第一触发器将所述输入信号还原，得到输出信号，所述输出信号为所述输入信号经过所述预设延时后的信号。2.根据权利要求1所述的脉冲延时电路，其特征在于，所述信号接收电路包括第一与门，其中，所述第一与门的第一输入端接收所述输入信号，所述第一与门的第二输入端接收完成指示信号，所述完成指示信号为指示所述脉冲延时电路所在的系统是否可以正常工作的信号，所述第一与门的输出端分别连接所述上升沿采集电路和所述下降沿采集电路。3.根据权利要求2所述的脉冲延时电路，其特征在于，所述上升沿采集电路包括：第二触发器、第二与门、第一延时电路、第一非门、第二非门，其中，所述第二触发器的时钟端连接所述第一与门的输出端，所述第二触发器的输入端连接电源端，所述第二触发器的置位端连接所述电源端，所述第二触发器的复位端连接所述第二与门的输出端，所述第二触发器的输出端连接所述第一延时电路的输入端；所述第一延时电路的输出端连接所述第一非门的输入端，所述第一非门的输出端作为所述上升沿采集电路的输出端，输出上升沿触发信号；所述第二非门的输入端接收上电逻辑指示信号，所述第二非门的输出端连接所述第二与门的第二输入端，所述第二与门的第一输入端连接所述第一非门的输出端，所述上电逻辑指示信号为指示所述脉冲延时电路所在的系统是否上电稳定的信号。4.根据权利要求3所述的脉冲延时电路，其特征在于，所述下降沿采集电路包括：第三触发器、第三与门、第二延时电路、第三非门、第四非门、第五非门，其中，所述第三触发器的时钟端连接所述第三非门的输出端，所述第三非门的输入端连接所述第一与门的输出端，所述第三触发器的输入端连接电源端，所述第三触发器的置位端连接所述电源端，所述第三触发器的复位端连接所述第三与门的输出端，所述第三触发器的输出端连接所述第二延时电路的输入端；所述第二延时电路的...

【专利技术属性】
技术研发人员：轩昂，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：