一种多相位时钟生成电路制造技术

本申请公开了一种多相位时钟生成电路，包括：第一分频器，接收第一时钟信号并对第一时钟信号进行分频生成具有多个相位的第二时钟信号；第二分频器，连接第一分频器并对第二时钟信号中某个相位的时钟信号进行分频；若干个依次连接的第一锁存电路，第二分频器输出分频后的时钟信号到第一个第一锁存电路，每个第一锁存电路对上一个第一锁存电路输出的时钟信号进行延迟并输出到下一个第一锁存电路；若干个第一逻辑电路，分别接收第一分频器和其中一个第一锁存电路的输出，进行逻辑运算后生成第三时钟信号。第一时钟信号、第二时钟信号和第三时钟信号的频率依次降低，相位数目依次增加。本申请不需要时钟同步复位电路，可以降低功耗和时钟抖动。功耗和时钟抖动。功耗和时钟抖动。

【技术实现步骤摘要】
一种多相位时钟生成电路


[0001]本专利技术一般涉及集成电路
，特别涉及一种多相位时钟生成电路。

技术介绍

[0002]随着通信技术的发展，单位时间内产生的数据量越来越多，所需要的通信速度也越来越快，因此，高速模数转换器变得越来越重要。对于32GS/S或者64GS/S采样率来说，时钟交织模数转换器是比较常规的架构。对于时钟交织电路，需要复杂的时钟产生电路来造就多个相位时钟的交织。对于时钟产生电路，功能上来说，相位的相对顺序是必要满足的。此外，低功耗和低时钟抖动都是所必须的性能。然而对于很多传统的用分频器来产生多个相位的时钟生成方式，有个必须要的模块就是时钟同步复位模块来保证时钟从源头就是同步的，没有任何毛刺的，相位关系是完全确定的，参考图1中所示的使用时钟同步复位和分频器的时钟产生电路。图2示出了传统的使用分频器产生多相位时钟的正确和错误的8相位时序顺序图，限于篇幅，使用8相位的图来阐释缺少正确时钟复位初始状态，分频器可能造成的相位顺序差别。此外，后面所有的分频器都要复位到特定状态来保证每个分频器起来的时序状态，这样会大大增加设计的复杂的。时钟同步复位还有一个问题是额外的功耗和额外的时钟抖动，而这两个性能指标是需要我们去优化的。更加严重的是，随着模数转换器的速率越来越快，时钟同步复位将不可能实现，或者多项输入时钟采用别的电路去产生，同步时钟更无从说起。

技术实现思路

[0003]本专利技术的目的在于提供一种多相位时钟生成电路，不需要时钟同步复位电路，并且可以降低功耗和时钟抖动。
[0004]本申请公开了一种多相位时钟生成电路，包括：
[0005]第一分频器，接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号；
[0006]第二分频器，连接所述第一分频器并对所述第二时钟信号中某个相位的时钟信号进行分频；
[0007]若干个依次连接的第一锁存电路，所述第二分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路，并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路，每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路；
[0008]若干个第一逻辑电路，分别接收所述第一分频器和其中一个所述第一锁存电路的输出，进行逻辑运算后生成第三时钟信号；
[0009]其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低，相位数目依次增加。
[0010]在一个优选例中，所述第一分频器为1/2分频器。
[0011]在一个优选例中，所述第二分频器为1/4分频器。
[0012]在一个优选例中，所述第一时钟信号是具有0
°
和180
°
相位的32GHz时钟信号，所述第二时钟信号是具有0
°
、90
°
、180
°
和270
°
相位的16GHz时钟信号，所述第三时钟信号是具有16个相位的4GHz时钟信号。
[0013]在一个优选例中，所述若干个第一逻辑电路为与非门逻辑。
[0014]在一个优选例中，所述多相位时钟生成电路还包括：
[0015]信号获取单元，用于获取所述第三时钟信号中某个相位的时钟信号或所述若干个锁存电路中某一个锁存电路输出的时钟信号，其中，所述信号获取单元获取的时钟信号的相位与所述第二分频器获取的时钟信号的相位相同；
[0016]第三分频器，用于对所述信号获取单元输出的信号进行分频；
[0017]若干个依次连接的第二锁存电路，所述第三分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第二锁存电路开始依次对应发送该相位之后的各个相位的第三时钟信号至各个第二锁存电路，并从先至后依次循环发送各个相位的第三时钟信号到对应的各个第二锁存电路，每个所述第二锁存电路对上一个所述第二锁存电路输出的时钟信号进行延迟并输出到下一个所述第二锁存电路；
[0018]若干个第二逻辑电路，分别接收所述信号获取单元和其中一个所述第二锁存电路的输出，进行逻辑运算后生成第四时钟信号，所述第四时钟信号的频率低于所述第三时钟信号，相位数目多于所述第三时钟信号。
[0019]在一个优选例中，所述第三分频器为1/4分频器。
[0020]在一个优选例中，所述若干个第二逻辑电路为与非门逻辑。
[0021]在一个优选例中，所述第四时钟信号是具有64个相位的1GHz时钟信号。
[0022]在一个优选例中，所述第二时钟信号的占空比为50％，所述第三时钟信号的占空比为12.5％，所述第四时钟信号的占空比为12.5％。
[0023]相对于现有技术，本专利技术的多相位时钟生成电路具有以下有益效果：
[0024]本专利技术中，采用高速时钟锁存延迟实现多相位，舍去时钟同步复位电路，任何异步复位都能保证相位的顺序功能。无论是阶级采样的第一级还是第二级，都使用相似的实现方式。阶级采样的第二级使用第一级的时钟作为输入，以此保证第一级和第二级采样电路的顺序和时序关系，从而实现降低功耗的时钟抖动的目的。
[0025]本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0026]参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
[0027]图1示出了现有技术中多相位时钟生成电路的示意图。
[0028]图2示出了现有技术中生成8相位时钟的时序图。
[0029]图3示出了本申请一实施例中多相位时钟生成电路的示意图。
[0030]图4示出了本申请一实施例中生成16相位时钟的时序图。
[0031]图5示出了本申请一实施例中相位为0
°
的第三时钟信号和第四时钟信号的示意图。
[0032]附图标记说明：
[0033]101
‑
第一分频器，102
‑
第二分频器，103
‑
第一锁存电路，104
‑...

【技术保护点】

【技术特征摘要】
1.一种多相位时钟生成电路，其特征在于，包括：第一分频器，接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号；第二分频器，连接所述第一分频器并对所述第二时钟信号中某个相位的时钟信号进行分频；若干个依次连接的第一锁存电路，所述第二分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路，并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路，每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路；若干个第一逻辑电路，分别接收所述第一分频器和其中一个所述第一锁存电路的输出，进行逻辑运算后生成第三时钟信号；其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低，相位数目依次增加。2.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第一分频器为1/2分频器。3.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第二分频器为1/4分频器。4.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第一时钟信号是具有0
°
和180
°
相位的32GHz时钟信号，所述第二时钟信号是具有0
°
、90
°
、180
°
和270
°
相位的16GHz时钟信号，所述第三时钟信号是具有16个相位的4GHz时钟信号。5.根据权利要求1所述的多相位时钟生成电路，...

【专利技术属性】
技术研发人员：蔡敏卿，陈晨，姚豫封，葛云龙，王浩南，李承哲，钟英权，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：