肖特基势垒二极管及其制作方法技术

本发明专利技术提供了一种肖特基势垒二极管及其制作方法，肖特基势垒二极管自下而上依次包括：衬底、异质结结构以及P型半导体层、阳极与阴极，P型半导体层包括多个P型半导体子块，各个P型半导体子块在阳极与阴极之间间隔分布。根据本发明专利技术的实施例，各个P型半导体子块使得阳极与阴极之间的异质结结构的表面电场重新分布，可改善阳极与阴极下方边缘处的电场分布，防止此处发生雪崩击穿，提高肖特基势垒二极管实际击穿电压和减小反向漏电流。此外，各个P型半导体子块还可提供阳极与阴极之间的多个导通通道，防止浪涌。防止浪涌。防止浪涌。

【技术实现步骤摘要】
肖特基势垒二极管及其制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种肖特基势垒二极管及其制作方法。

技术介绍

[0002]随着微电子技术的发展，传统第一代Si半导体和第二代GaAs半导体功率器件性能已接近其材料本身决定的理论极限。为了能进一步减少芯片面积、提高工作频率、提高工作温度、降低导通电阻、提高击穿电压、降低整机体积、提高整机效率，以GaN为代表的宽禁带半导体材料，凭借其更大的禁带宽度、更高的临界击穿电场和较高的电子饱和漂移速度，以及化学性能稳定、耐高温、抗辐射等优异的物理、化学性质，在制备高性能功率器件方面脱颖而出，应用潜力巨大。其中肖特基势垒二极管是一种重要的GaN基器件，它是多数载流子半导体器件，少数载流子电荷存储效应很弱。GaN不仅可利用体材料制作GaN 肖特基势垒二极管，还可利用其异质结构制作高性能器件，即异质结AlGaN/GaN 肖特基势垒二极管。该AlGaN/GaN横向异质结肖特基势垒二极管具有高击穿电压、低开启电阻以及反向恢复时间较短等优异特性，容易实现大电流密度和功率密度，将其应用在功率转换方面能够大大提升系统电能转化效率、降低制备成本。
[0003]但是，肖特基势垒二极管也存在反向漏电流大，抗浪涌能力差的问题。

技术实现思路

[0004]本专利技术的专利技术目的是提供一种肖特基势垒二极管及其制作方法，降低反向漏电流，提高抗浪涌能力。
[0005]为实现上述目的，本专利技术的第一方面提供一种肖特基势垒二极管，自下而上依次包括：
[0006]衬底、异质结结构以及P型半导体层、阳极与阴极，所述P型半导体层包括多个P型半导体子块，各个所述P型半导体子块在所述阳极与所述阴极之间间隔分布。
[0007]可选地，各个所述P型半导体子块在所述阳极与所述阴极之间间隔分布包括：各个所述P型半导体子块在所述阳极与所述阴极之间相互平行分布。
[0008]可选地，至少两个所述P型半导体子块在所述阳极与所述阴极之间延伸的长度不等。
[0009]可选地，至少一个所述P型半导体子块包括靠近所述阳极的第一端与靠近所述阴极的第二端；至少一个所述P型半导体子块的第一端具有尖端，和/或各个所述P型半导体子块的第二端具有尖端。
[0010]可选地，所述肖特基势垒二极管还包括：钝化层与第一离子掺杂层，相邻所述P型半导体子块之间为所述第一离子掺杂层，各个所述P型半导体子块与各个所述第一离子掺杂层连接在一起，所述钝化层位于所述第一离子掺杂层上且暴露所述P型半导体子块；所述阳极与所述阴极都穿过所述钝化层与第一离子掺杂层以接触所述异质结结构。
[0011]可选地，所述肖特基势垒二极管还包括：钝化层，所述钝化层整面覆盖于各个所述
P型半导体子块上以及相邻所述P型半导体子块之间；所述阳极与所述阴极穿过所述钝化层以接触所述异质结结构。
[0012]可选地，至少一个所述P型半导体子块的侧表面与所述阳极接触且与所述阴极不接触；或者
[0013]至少一个所述P型半导体子块的侧表面与所述阴极接触且与所述阳极不接触；或者
[0014]至少一个所述P型半导体子块分隔成相互绝缘的第一区段与第二区段，其中，所述第一区段的侧表面与所述阴极接触且与所述阳极不接触，所述第二区段的侧表面与所述阳极接触且与所述阴极不接触。
[0015]可选地，所述阳极接触各个所述P型半导体子块的侧表面以及至少一个所述P型半导体子块的上表面；所述阴极接触各个所述P型半导体子块的侧表面以及至少一个所述P型半导体子块的上表面；或所述阴极接触各个所述P型半导体子块的侧表面以及至少一个所述P型半导体子块的上表面。
[0016]可选地，所述异质结结构包括靠近所述衬底的沟道层与远离所述衬底的势垒层；所述阳极接触所述势垒层、接触所述沟道层或者同时接触所述沟道层和所述势垒层；所述阴极接触所述势垒层、接触所述沟道层或者同时接触所述沟道层和所述势垒层。
[0017]可选地，所述肖特基势垒二极管还包括：N型半导体层与第一离子掺杂层，相邻所述P型半导体子块之间为所述第一离子掺杂层，各个所述P型半导体子块与各个所述第一离子掺杂层连接在一起，所述N型半导体层位于所述第一离子掺杂层上且暴露所述P型半导体子块。
[0018]本专利技术的第二方面提供一种肖特基势垒二极管的制作方法，包括：
[0019]在衬底上依次外延生长异质结结构与P型半导体层，所述P型半导体层包括多个P型半导体子块，各个所述P型半导体子块在第一方向上间隔分布，且各个所述P型半导体子块的延伸方向与所述第一方向之间具有夹角，所述夹角大于0度且小于等于90度；
[0020]在所述异质结结构上形成阳极与阴极，所述阳极与所述阴极分别位于各个所述P型半导体子块的延伸方向的两端。
[0021]可选地，所述外延生长P型半导体层步骤包括：
[0022]在所述异质结结构上整面外延生长第一离子掺杂层，在所述第一离子掺杂层上形成图形化的钝化层；所述图形化的钝化层具有多个第一开口，各个所述第一开口在所述第一方向上间隔分布，且各个所述第一开口的延伸方向与所述第一方向之间具有夹角，所述夹角大于0度且小于等于90度；
[0023]以所述图形化的钝化层为掩膜激活暴露出的所述第一离子掺杂层中的掺杂离子，以形成所述P型半导体子块。
[0024]可选地，所述外延生长P型半导体层步骤包括：
[0025]在所述异质结结构上整面外延生长第一离子掺杂层并激活形成整块P型半导体层；
[0026]图形化所述整块P型半导体层，以形成各个所述P型半导体子块。
[0027]可选地，所述外延生长P型半导体层步骤与所述形成阳极与阴极步骤之间还包括：在各个所述P型半导体子块与各个所述P型半导体子块暴露出的所述异质结结构上整面形
成钝化层，所述阳极与所述阴极穿过所述钝化层以接触所述异质结结构。
[0028]可选地，所述形成阳极步骤包括：刻蚀所述钝化层暴露所述异质结结构与至少一个所述P型半导体子块的上表面的部分区域，所述阳极接触所述暴露的所述P型半导体子块的上表面、侧表面以及所述异质结结构；
[0029]或所述形成阴极步骤包括：刻蚀所述钝化层暴露所述异质结结构与至少一个所述P型半导体子块的上表面的部分区域，所述阴极接触所述暴露的所述P 型半导体子块的上表面、侧表面以及所述异质结结构。
[0030]可选地，所述外延生长P型半导体层步骤包括：
[0031]在所述异质结结构上整面依次外延生长第一离子掺杂层与N型半导体层，图形化所述整面N型半导体层形成所述N型半导体层；所述N型半导体层具有多个第二开口，各个所述第二开口在所述第一方向上间隔分布，且各个所述第二开口的延伸方向与所述第一方向之间具有夹角，所述夹角大于0度且小于等于90度；
[0032]以所述N型半导体层为掩膜激活暴露出的所述第一离子掺杂层中的掺杂离子，以形成所述P型半导体子块。
[0033]可选地，所述形成阳极与阴极步骤包括：
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【技术保护点】

【技术特征摘要】
1.一种肖特基势垒二极管，其特征在于，自下而上依次包括：衬底(10)、异质结结构(11)以及P型半导体层(12)、阳极(13)与阴极(14)；所述P型半导体层(12)包括多个P型半导体子块(121)，各个所述P型半导体子块(121)在所述阳极(13)与所述阴极(14)之间间隔分布。2.根据权利要求1所述的肖特基势垒二极管，其特征在于，各个所述P型半导体子块(121)在所述阳极(13)与所述阴极(14)之间间隔分布包括：各个所述P型半导体子块(121)在所述阳极(13)与所述阴极(14)之间呈相互平行分布。3.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，至少两个所述P型半导体子块(121)在所述阳极(13)与所述阴极(14)之间延伸的长度不等。4.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，各个所述P型半导体子块(121)包括靠近所述阳极(13)的第一端(121a)与靠近所述阴极(14)的第二端(121b)；至少一个所述P型半导体子块(121)的第一端(121a)具有尖端，和/或至少一个所述P型半导体子块(121)的第二端(121b)具有尖端。5.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，还包括：钝化层(15)与第一离子掺杂层(17)，相邻所述P型半导体子块(121)之间为所述第一离子掺杂层(17)，各个所述P型半导体子块(121)与各个所述第一离子掺杂层(17)连接在一起，所述钝化层(15)位于所述第一离子掺杂层(17)上且暴露所述P型半导体子块(121)；所述阳极(13)与所述阴极(14)都穿过所述钝化层(15)与第一离子掺杂层(17)以接触所述异质结结构(11)。6.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，还包括：钝化层(15)，所述钝化层(15)整面覆盖于各个所述P型半导体子块(121)上以及相邻所述P型半导体子块(121)之间；所述阳极(13)与所述阴极(14)穿过所述钝化层(15)以接触所述异质结结构(11)。7.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，至少一个所述P型半导体子块(121)的侧表面与所述阳极(13)接触且与所述阴极(14)不接触；或者至少一个所述P型半导体子块(121)的侧表面与所述阴极(14)接触且与所述阳极(13)不接触；或者至少一个所述P型半导体子块(121)分隔成相互绝缘的第一区段(1211)与第二区段(1212)，其中，所述第一区段(1211)的侧表面与所述阴极(14)接触且与所述阳极(13)不接触，所述第二区段(1212)的侧表面与所述阳极(13)接触且与所述阴极(14)不接触。8.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，所述阳极(13)接触各个所述P型半导体子块(121)的侧表面以及至少一个所述P型半导体子块(121)的上表面；或所述阴极(14)接触各个所述P型半导体子块(121)的侧表面以及至少一个所述P型半导体子块(121)的上表面。9.根据权利要求1所述的肖特基势垒二极管，其特征在于，所述异质结结构(11)包括靠近所述衬底(10)的沟道层(111)与远离所述衬底(10)的势垒层(112)；所述阳极(13)接触所述势垒层(112)、接触所述沟道层(111)或者同时接触所述沟道层(111)和所述势垒层(112)；所述阴极(14)接触所述势垒层(112)、接触所述沟道层(111)或者同时接触所述沟道层(111)和所述势垒层(112)。10.根据权利要求1或2所述的肖特基势垒二极管，其特征在于，还包括：N型半导体层
(16)与第一离子掺杂层(17)，相邻所述P型半导体子块(121)之间为所述第一离子掺杂层(17)，各个所述P型半导体子块(121)与各个所述第一离子掺杂层(17)连接在一起，所述N型半导体层(16)位于所述第一离子掺杂层(17)上且暴露所述P型半导体子块(121)。11.一种肖特...

【专利技术属性】
技术研发人员：程凯，
申请(专利权)人：苏州晶湛半导体有限公司，
类型：发明
国别省市：