一种垂直环栅晶体管及其制造方法技术

本发明专利技术公开了一种垂直环栅晶体管及其制造方法，涉及半导体技术领域，用于减小晶体管的器件尺寸，利于提高半导体器件的集成度。所述垂直环栅晶体管包括：衬底、隔离介质层、堆叠结构和栅堆叠结构。上述隔离介质层形成在衬底上。堆叠结构形成在隔离介质层上。沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。沟道层的材料为二维材料。栅堆叠结构形成在隔离介质层上。栅堆叠结构环绕在堆叠结构的外周。所述垂直环栅晶体管的制造方法用于制造所述垂直环栅晶体管。管的制造方法用于制造所述垂直环栅晶体管。管的制造方法用于制造所述垂直环栅晶体管。

【技术实现步骤摘要】
一种垂直环栅晶体管及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种垂直环栅晶体管及其制造方法。

技术介绍

[0002]随着半导体器件制造技术的飞速发展，半导体器件已经具有深亚微米结构，集成电路中包含巨大数量的半导体元件。这就要求在设计晶体管的版图时，在不影响晶体管性能的前提下，要尽量减小晶体管的占用尺寸，以提高半导体器件的集成度。
[0003]但是，目前的诸多集成电路中晶体管所占尺寸依然较大，不利于提高半导体器件的集成度。

技术实现思路

[0004]本专利技术的目的在于提供一种垂直环栅晶体管及其制造方法，用于减小晶体管的器件尺寸，利于提高半导体器件的集成度。
[0005]为了实现上述目的，本专利技术提供了一种垂直环栅晶体管，该垂直环栅晶体管包括：衬底、隔离介质层、堆叠结构和栅堆叠结构。
[0006]上述隔离介质层形成在衬底上。堆叠结构形成在隔离介质层上。沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。沟道层的材料为二维材料。栅堆叠结构形成在隔离介质层上。栅堆叠结构环绕在堆叠结构的外周。
[0007]与现有技术相比，本专利技术提供的垂直环栅晶体管中，沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。其中，第一电极层和第二电极层中的一者为垂直环栅晶体管中的源极、另一者为漏极。基于此，与水平环栅晶体管相比，第一电极层、沟道层和第二电极层沿衬底的厚度方向分布，可以减小垂直环栅晶体管在衬底上的所占尺寸。另外，沟道层的材料为二维材料。基于此，在垂直环栅晶体管处于工作状态下，可以沿平行于沟道层厚度方向形成沟道电流，充分利用由二维材料制成的沟道层的层内导电或层间导电，使得垂直环栅晶体管的栅长与纳米级二维材料厚度相同，从而实现极短栅长垂直环栅晶体管，进一步减小垂直环栅晶体管的所占尺寸，利于提高包括该垂直环栅晶体管的半导体器件的集成度。其次，栅堆叠结构环绕在堆叠结构的外周，能够增强器件的栅控能力，从而利于提升垂直环栅晶体管的电学性能。再者，沟道层的厚度较小，因此当栅堆叠结构环绕在第一电极层、沟道层和第二电极层的外周时，还可以防止为仅在厚度较小的沟道层外周形成栅堆叠结构而严格要求制造条件和精度，降低栅堆叠结构的制造难度。
[0008]本专利技术还提供了一种垂直环栅晶体管的制造方法，该垂直环栅晶体管的制造方法包括：
[0009]提供一衬底。
[0010]在衬底上形成隔离介质层。
[0011]在隔离介质层上形成堆叠结构。沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。沟道层的材料为二维材料。
[0012]在隔离介质层上形成栅堆叠结构。栅堆叠结构环绕在堆叠结构的外周。
[0013]与现有技术相比，本专利技术提供的垂直环栅晶体管的制造方法具有的有益效果与上述垂直环栅晶体管的有益效果分析，此处不再赘述。
附图说明
[0014]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0015]图1为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图一；
[0016]图2为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图二；
[0017]图3为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图三；
[0018]图4为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图四；
[0019]图5为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图五；
[0020]图6为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图六；
[0021]图7为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图七；
[0022]图8为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图八；
[0023]图9为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图九；
[0024]图10为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十；
[0025]图11为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十一；
[0026]图12为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十二；
[0027]图13为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十三；
[0028]图14为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十四；
[0029]图15为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十五；
[0030]图16为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十六；
[0031]图17为本专利技术实施例提供的一种垂直环栅晶体管的制造过程中的结构示意图十七；
[0032]图18为本专利技术实施例提供的一种垂直环栅晶体管的制造方法流程图。
[0033]附图标记：11为衬底，12为隔离介质层，13为堆叠结构，131为第一电极层，132为沟道层，133为第二电极层，14为栅堆叠结构，141为栅介质层，142为栅极，15为二维材料，16为掩膜层，17为栅介质材料，18为栅极材料。
具体实施方式
[0034]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以
避免不必要地混淆本公开的概念。
[0035]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0036]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0037]此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种垂直环栅晶体管，其特征在于，包括：衬底，形成在所述衬底上的隔离介质层；形成在所述隔离介质层上的堆叠结构；沿所述衬底的厚度方向，所述堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层；所述沟道层的材料为二维材料；以及形成在所述隔离介质层上的栅堆叠结构；所述栅堆叠结构环绕在所述堆叠结构的外周。2.根据权利要求1所述的垂直环栅晶体管，其特征在于，所述第一电极层和/或所述第二电极层的材料为金属导电材料或具有金属性的二维材料。3.根据权利要求1所述的垂直环栅晶体管，其特征在于，所述沟道层的横截面积小于所述第一电极层的横截面积；和/或，所述第二电极层的横截面积小于所述沟道层的横截面积。4.根据权利要求1所述的垂直环栅晶体管，其特征在于，所述沟道层包括至少一层二维材料层；每层所述二维材料层的极限厚度为0.6nm至0.8nm。5.根据权利要求1所述的垂直环栅晶体管，其特征在于，所述栅堆叠结构包括围绕在所述堆叠结构外周的栅介质层、以及形成在所述栅介质层上的栅极。6.根据权利要求5所述的垂直环栅晶体管，其特征在于，所述隔离介质层的材料为氧化硅和/或氧化铝。7.一种垂直环栅晶体管的制造方法，其特征在于，包括：提供一衬底；在所述衬底上形成隔离介质层；在所述隔离介质层上形成堆叠结构；沿所述衬底的厚度方向，所述堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层；所述沟道层的材料为二维材料；在所述隔离介质层上形成栅堆叠结构；所述栅堆叠结构环绕在所述堆叠结构的外周。8.根据权...

【专利技术属性】
技术研发人员：张亚东，张兆浩，霍嘉丽，骆堃，殷华湘，吴振华，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：