一种基于PTFE涂料的倒装SiC半桥模块及制备工艺制造技术

本发明专利技术涉及电力电子器件封装集成技术领域，尤其涉及一种基于PTFE涂料的倒装SiC半桥模块及制备工艺，包括功率端子正极、功率端子负极、上层DBC基板、下层DBC基板、交流端子、上层MOSFET芯片和下层MOSFET芯片，功率端子正极和功率端子负极均与上层DBC基板的铜层连接，交流端子与下层DBC基板的铜层连接，上层DBC基板和下层DBC基板相对设置，且相对的一侧涂覆有PTFE涂层；上层DBC基板与下层DBC基板之间的垂直距离等于MOSFET芯片的厚度。本发明专利技术针对1200V以下电压等级的模块，可以提升模块散热性能，且兼容常规焊接工艺，制作不需要额外的成本，适合大规模市场应用。适合大规模市场应用。适合大规模市场应用。

【技术实现步骤摘要】
一种基于PTFE涂料的倒装SiC半桥模块及制备工艺


[0001]本专利技术涉及电力电子器件封装集成
，具体为一种基于PTFE涂料的倒装SiC半桥模块及制备工艺。

技术介绍

[0002]目前，在大功率器件应用中，为了提高器件整体电热性能，功率器件通常封装在功率模块中，尤其是SiC器件。然而，传统的封装方法例如基于键合线的有线键合封装方式，通常会引入较大的寄生电感和一些散热、机械稳定方面的可靠性问题，同时由于键合线方式占据的空间较大，模块的功率密度也受到桎梏，不能充分发挥SiC器件高频、高温的性能。
[0003]在此基础上，很多无引线键合的新型结构被提出，例如直接引线键合结构(DLB)、嵌入式结构、3D结构等。其中，基于双面冷却的平面结构可以充分降低模块热阻和回路电感，提高模块可靠性，但双面散热结构一般以金属柱或间隔层作为互连层，仍然会带来不小的寄生参数和热阻。
[0004]针对双面散热引入的间隔层，可以利用倒装芯片技术(flip
‑
chip)避免使用互连层，进而减小模块整体寄生参数并提高功率密度。但通常用于倒装芯片的焊锡球，会减少导热面积，也会增加热阻，而且该法需要比较复杂的工艺流程，成本较高。如果使用焊锡膏或焊锡片作为替代，则很难保证引焊料时芯片源和栅之间的良好绝缘。因此，先进的封装方法现在面临的挑战是如何解决倒装芯片封装的芯片表面绝缘问题，扩大芯片的焊接面积从而优化模块热性能。

技术实现思路

[0005]针对现有技术中存在的问题，本专利技术提供一种基于PTFE涂料的倒装SiC半桥模块制备工艺，以提升模块散热性能，且兼容常规焊接工艺，制作不需要额外的成本，适合大规模市场应用。
[0006]本专利技术是通过以下技术方案来实现：
[0007]一种基于PTFE涂料的倒装SiC半桥模块制备工艺，包括以下步骤：
[0008]S1，利用第一焊接剂将功率端子正极和功率端子负极焊接于上层DBC基板的铜层上、将交流端子焊接于下层DBC基板的铜层上，并在上层DBC基板和上层DBC基板的焊接铜层处进行滴蜡处理；
[0009]S2，对下层DBC基板的表面铜层和上层DBC基板的表面铜层均进行喷砂处理，获得喷砂下层DBC基板和喷砂上层DBC基板；
[0010]S3，在喷砂下层DBC基板和喷砂上层DBC基板上涂覆PTFE涂层，并进行烧结处理，获得备用上层DBC基板和备用下层DBC基板；
[0011]S4，在备用上层DBC基板和备用下层DBC基板的表面铜层的裸露处利用第二焊接剂分别焊接上层MOSFET芯片的漏极和下层MOSFET芯片的漏极，获得上层子模块和下层子模块；
[0012]S5，先将上层DBC基板与下层DBC基板的焊接铜层相对设置，再将上层MOSFET芯片的源极与栅极利用第三焊接剂分别焊接到下层子模块的源极与栅极焊接铜层，将下层MOSFET芯片的源极与栅极利用第三焊接剂分别焊接到上层子模块的源极与栅极焊接铜层，获得SIC芯片倒装模块。
[0013]优选的，第一焊接剂为Au
80
Sn
20
或者纳米烧结银。
[0014]优选的，第二焊接剂的熔点为180℃～240℃。
[0015]优选的，第三焊接剂的熔点为120℃～160℃。
[0016]优选的，在S2中，喷砂处理时的压力为0.3.～0.5MPa。
[0017]优选的，在S3中，PTFE涂层的厚度为20～30μm。
[0018]优选的，在S3中，烧结时的温度为260℃～280℃，时间为30min。
[0019]一种由所述基于PTFE涂料的倒装SiC半桥模块制备方法所制备的SIC芯片倒装模块，包括功率端子正极、功率端子负极、上层DBC基板、下层DBC基板、交流端子、上层MOSFET芯片和下层MOSFET芯片，功率端子正极和功率端子负极均与上层DBC基板的铜层连接，交流端子与下层DBC基板的铜层连接，上层DBC基板和下层DBC基板相对设置，且相对的一侧涂覆有PTFE涂层；上层MOSFET芯片的源极和栅极分别与下层DBC基板的源极焊接铜层和栅极焊接铜层连接，上层MOSFET芯片的漏极与上层DBC基板的裸露铜层连接；下层MOSFET芯片的源极和栅极分别与上层DBC基板的源极焊接铜层和栅极焊接铜层连接，下层MOSFET芯片的漏极与下层DBC基板的源极焊接铜层和栅极焊接铜层连接；上层DBC基板与下层DBC基板之间的垂直距离等于MOSFET芯片的厚度。
[0020]优选的，上层DBC基板和下层DBC基板上均开设有配合定位孔，功率端子正极、功率端子负极、交流端子的边线与配合定位孔相切；装配时，上层DBC基板的配合定位孔和下层DBC基板的配合定位孔对应相扣。
[0021]优选的，上层DBC基板上还设有上管DBC驱动板焊盘开尔文源极和上管DBC驱动板焊盘栅极；下层DBC基板上还设有下管DBC驱动板焊盘开尔文源极和下管DBC驱动板焊盘栅极。
[0022]与现有技术相比，本专利技术具有以下有益效果：
[0023]本专利技术一种基于PTFE涂料的倒装SiC半桥模块针对1200V以下电压等级的模块，通过芯片倒装结构避免了普通双面散热结构中出现的金属柱结构，从而降低了模块的寄生参数和热阻，极大提高了模块功率密度；其次由于采用了PTFE涂料用于DBC表面，实现将芯片直接倒焊到DBC上，上层DBC和下层DBC间距即为所使用芯片的厚度，通过使用涂层的阻焊与绝缘特性，可以不使用金属缓冲层，完成了芯片两侧与DBC基板的直接焊接，从而实现功率模块的极限厚度(薄)，摆脱了传统工艺使用钼柱或铜柱作为缓冲的限制，实现极低基板间隙的同时保证足够的绝缘强度，较传统的flip
‑
chip具有更简单的工艺和更好的散热、绝缘性能。
附图说明
[0024]图1为本专利技术一种基于PTFE涂料的倒装SiC半桥模块的示意图；
[0025]图2为本专利技术的内部结构视图；
[0026]图3为本专利技术所使用的下层DBC基板布局；
[0027]图4为本专利技术所使用的上层DBC布局。
[0028]图中，1、功率端子正极；2、上层MOSFET芯片；3、上层DBC基板；4、功率端子交流极；5、下层MOSFET芯片；6、功率端子负极；7、下层DBC基板；8、配合定位孔；9、上管MOSFET焊接定位孔；10、下管DBC焊接定位孔；11、下管DBC驱动板焊盘开尔文源极；12、下管DBC驱动板焊盘栅极；13、上管DBC驱动板焊盘开尔文源极；14、上管DBC驱动板焊盘栅极。
具体实施方式
[0029]下面结合具体的实施例对本专利技术做进一步的详细说明，所述是对本专利技术的解释而不是限定。
[0030]本专利技术公开了一种基于PTFE涂料的倒装SiC半桥模块，包括以下步骤
[0031]S1，利用第一焊接剂将功率端子正极1和功率端子负极6焊接于上层DBC基板3的铜层上、将交流端子焊接于下层DBC基板7的铜层上，并在上层DBC基板3本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于PTFE涂料的倒装SiC半桥模块制备工艺，其特征在于，包括以下步骤：S1，利用第一焊接剂将功率端子正极和功率端子负极焊接于上层DBC基板的铜层上、将交流端子焊接于下层DBC基板的铜层上，并在上层DBC基板和上层DBC基板的焊接铜层处进行滴蜡处理；S2，对下层DBC基板的表面铜层和上层DBC基板的表面铜层均进行喷砂处理，获得喷砂下层DBC基板和喷砂上层DBC基板；S3，在喷砂下层DBC基板和喷砂上层DBC基板上涂覆PTFE涂层，并进行烧结处理，获得备用上层DBC基板和备用下层DBC基板；S4，在备用上层DBC基板和备用下层DBC基板的表面铜层的裸露处利用第二焊接剂分别焊接上层MOSFET芯片的漏极和下层MOSFET芯片的漏极，获得上层子模块和下层子模块；S5，先将上层DBC基板与下层DBC基板的焊接铜层相对设置，再将上层MOSFET芯片的源极与栅极利用第三焊接剂分别焊接到下层子模块的源极与栅极焊接铜层，将下层MOSFET芯片的源极与栅极利用第三焊接剂分别焊接到上层子模块的源极与栅极焊接铜层，获得SIC芯片倒装模块。2.根据权利要求1所述的基于PTFE涂料的倒装SiC半桥模块制备工艺，其特征在于，第一焊接剂为Au
80
Sn
20
或者纳米烧结银。3.根据权利要求1所述的基于PTFE涂料的倒装SiC半桥模块制备工艺，其特征在于，第二焊接剂的熔点为180℃～240℃。4.根据权利要求1所述的基于PTFE涂料的倒装SiC半桥模块制备工艺，其特征在于，第三焊接剂的熔点为120℃～160℃。5.根据权利要求1所述的基于PTFE涂料的倒装SiC半桥模块，其特征在于，在S2中，喷砂处理时的压力为0.3.～0.5MPa。6.根据权利要求1所述的基于PTFE涂料的倒...

【专利技术属性】
技术研发人员：王来利，马良俊，袁天舒，马定坤，聂延，龚泓舟，李磊，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：