组对结构非易失性存储器及其操作方法技术

本发明专利技术提供一种组对结构非易失性存储器。该组对结构非易失性存储器的存储阵列包括行列排布的多个组对存储单元；每个组对存储单元包括源极相连接的第一存储管和第二存储管；同一行的组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；同一列的第一存储管的漏极连接同一条位线，同一列的第二存储管的漏极连接同一条位线；其中，第一存储管和第二存储管擦除状态的阈值电压分布均为正且编程状态的阈值电压分布均为正，如此对存储器进行操作时不需要施加负电压，操作方式较为简单且减少了电路驱动能力的要求。本发明专利技术还提供上述组对结构非易失性存储器的操作方法。法。法。

【技术实现步骤摘要】
组对结构非易失性存储器及其操作方法


[0001]本专利技术涉及存储
，特别涉及一种组对结构非易失性存储器及其操作方法。

技术介绍

[0002]图1为一种组对结构非易失性存储器的一个组对存储单元的架构图。该组对结构非易失性存储器的存储阵列包括行列排布的多个组对存储单元，如图1所示，一个组对存储单元包括第一存储管T1和第二存储管T2，第一存储管T1和第二存储管T2的源极相连接，漏极分别连接同组的两条位线BLm、BLm+1，栅极分别连接字线WLn、WLn+1。
[0003]目前，在对该组对结构非易失性存储器进行页擦除（Erase）操作时，所有的位线施加正电压，选中页连接的字线施加负电压，未选中页连接的字线施加正电压；在对该组对结构非易失性存储器进行块擦除操作时，所有的位线施加正电压，所有的字线施加负电压；在对该组对结构非易失性存储器进行页编程（Program）操作时，选中字线施加正电压，未选中字线施加负电压。也就是说，目前对组对结构非易失性存储器进行擦除和编程操作时，施加的电压包括正电压和负电压，对驱动电路的驱动能力要求较高。

技术实现思路

[0004]本专利技术提供一种组对结构非易失性存储器及其操作方法，减少了电路驱动能力的要求，且进行擦除、编程和读取操作时操作方式较为简单。
[0005]为了实现上述目的，本专利技术一方面提供一种组对结构非易失性存储器。所述组对结构非易失性存储器包括行列排布的多个组对存储单元；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；同一列的所述第一存储管的漏极连接同一条位线，同一列的所述第二存储管的漏极连接同一条位线；其中，所述第一存储管和所述第二存储管擦除状态的阈值电压分布均为正且编程状态的阈值电压分布均为正。
[0006]可选的，所述第一存储管编程状态的阈值电压大于擦除状态的阈值电压；所述第二存储管编程状态的阈值电压大于擦除状态的阈值电压。
[0007]可选的，所述位线为局部位线。
[0008]可选的，在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行编程或读取时，另一个作为选择管。
[0009]可选的，所述第一存储管和所述第二存储管均为电荷陷阱型存储管，或者，均为浮栅型存储管。
[0010]可选的，所述行列排布的多个组对存储单元设置于衬底上的同一注入阱范围内。
[0011]可选的，在对所述组对结构非易失性存储器进行擦除操作、编程操作以及读取操作时，所述字线施加零伏电压或正电压，所述位线施加零伏电压或正电压。
[0012]本专利技术还提供一种组对结构非易失性存储器的操作方法，用于对上述的组对结构非易失性存储器进行擦除操作，其中，需要擦除的存储管为选中存储管，其余的存储管为未选中存储管；所述擦除操作的方法包括：所述选中存储管连接的字线施加零伏电压，其余的字线施加正电压，所有的位线施加正电压。
[0013]本专利技术还提供一种组对结构非易失性存储器的操作方法，用于对上述的组对结构非易失性存储器进行编程操作，其中，需要编程的组对存储单元为选中组对存储单元，所述选中组对存储单元中需要编程的存储管为选中存储管；所述编程操作的方法包括：所述选中存储管连接的字线施加第一正电压，其余的字线施加第二正电压，所述选中组对存储单元连接的位线施加零伏电压，其余的位线施加抑制正电压。
[0014]本专利技术还提供一种组对结构非易失性存储器的操作方法，用于对上述的组对结构非易失性存储器进行读取操作，其中，需要读取的组对存储单元为选中组对存储单元，所述选中组对存储单元中需要读取的存储管为选中存储管；所述读取操作的方法包括：所述选中组对存储单元的所述选中存储管连接的字线施加选中管正电压，所述选中组对存储单元的另一存储管作为选择管且连接的字线施加开启正电压，其余的字线施加零伏电压；所述选择管连接的位线施加读取正电压，其余的位线施加零伏电压。
[0015]本专利技术提供的组对结构非易失性存储器中，组对的第一存储管和第二存储管擦除状态的阈值电压分布均为正，且编程状态的阈值电压分布均为正，从而在对该组对结构非易失性存储器进行擦除操作、编程操作以及读取操作时，不需要施加负电压，每个字线施加零伏电压或正电压，每个位线施加零伏电压或正电压，如此大幅减少了电路驱动能力的要求，大幅提高了电压切换速度，提高了组对结构非易失性存储器的操作速度，对组对结构非易失性存储器进行擦除、编程以及读取操作时操作方式较为简单，而且在减少了电路驱动能力的要求后，相同的驱动电路能够控制的字线数量大幅增加，进而提高了存储阵列效率（array efficiency），减少了芯片面积。
[0016]利用本专利技术提供的组对结构非易失性存储器的操作方法对组对结构非易失性存储器进行擦除、编程和读取操作时，每个字线施加零伏电压或正电压，每个位线施加零伏电压或正电压，不需要施加负电压，如此大幅减少了电路驱动能力的要求，且操作较为简单。
附图说明
[0017]图1为一种组对结构非易失性存储器的一个组对存储单元的架构图。
[0018]图2为一种组对结构非易失性存储器的存储管的擦除状态和编程状态的阈值电压分布图。
[0019]图3为本专利技术一实施例提供的组对结构非易失性存储器的存储管的擦除状态和编程状态的阈值电压分布图。
[0020]图4为对本专利技术一实施例的组对结构非易失性存储器进行页擦除操作的电压施加状况示意图。
[0021]图5为对本专利技术一实施例的组对结构非易失性存储器进行块擦除操作的电压施加状况示意图。
[0022]图6为对本专利技术一实施例的组对结构非易失性存储器进行编程操作的电压施加状况示意图。
[0023]图7为对本专利技术一实施例的组对结构非易失性存储器进行读取操作的电压施加状况示意图。
具体实施方式
[0024]图2为一种组对结构非易失性存储器的存储管的擦除状态和编程状态的阈值电压分布图。参考图2所示，该组对结构非易失性存储器的存储管擦除状态的阈值电压分布为负且编程状态的阈值电压分布为正。现有的组对结构非易失性存储器的操作方法基于存储管擦除状态的阈值电压分布为负且编程状态的阈值电压分布为正进行擦除、编程和读取操作时，字线和/或位线施加的电压存在正电压和负电压，对驱动电路的驱动能力要求较高。
[0025]为此，本专利技术提供一种组对结构非易失性存储器及其操作方法，以减少电路驱动能力的要求，且进行擦除、编程和读取操作时操作方式较为简单。
[0026]以下结合附图和具体实施例对本专利技术作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0027]本实施例提供的组对结构非易失性存储器的存储阵列包括行列排布的多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种组对结构非易失性存储器，其特征在于，所述组对结构非易失性存储器的存储阵列包括行列排布的多个组对存储单元；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；同一列的所述第一存储管的漏极连接同一条位线，同一列的所述第二存储管的漏极连接同一条位线；其中，所述第一存储管和所述第二存储管擦除状态的阈值电压分布均为正且编程状态的阈值电压分布均为正。2.如权利要求1所述的组对结构非易失性存储器，其特征在于，所述第一存储管编程状态的阈值电压大于擦除状态的阈值电压；所述第二存储管编程状态的阈值电压大于擦除状态的阈值电压。3.如权利要求1所述的组对结构非易失性存储器，其特征在于，所述位线为局部位线。4.如权利要求1所述的组对结构非易失性存储器，其特征在于，在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行编程或读取时，另一个作为选择管。5.如权利要求1所述的组对结构非易失性存储器，其特征在于，所述第一存储管和所述第二存储管均为电荷陷阱型存储管，或者，均为浮栅型存储管。6.如权利要求1所述的组对结构非易失性存储器，其特征在于，所述行列排布的多个组对存储单元设置于衬底上的同一注入阱范围内。7.如权利要求1至6任一项所述的组对结构非易失性存储器，其特征在于，在对所述组对结构非易...

【专利技术属性】
技术研发人员：金波，陈永耀，
申请(专利权)人：杭州领开半导体技术有限公司，
类型：发明
国别省市：