非易失性存储装置制造方法及图纸

一种非易失性存储装置包括存储块和控制电路。所述存储块包括多个单元串，其中，所述多个单元串中的每一个单元串包括在垂直方向上串联连接并设置在位线与公共源极线之间的串选择晶体管、多个存储单元和接地选择晶体管。所述控制电路在对目标存储单元的编程操作期间基于编程循环序数与参考序数的比较来调整施加到选定字线的通道晶体管的栅极的高电压的电平，使得所述高电压与施加到所述通道晶体管的漏极的编程电压之间的电压差在所述多个编程循环的至少一部分编程循环中不同。编程循环的至少一部分编程循环中不同。编程循环的至少一部分编程循环中不同。

【技术实现步骤摘要】
非易失性存储装置
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月4日在韩国知识产权局(KIPO)提交的韩国专利申请No.10
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2021
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0150267的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。


[0003]示例实施例通常涉及存储装置，并且更具体地涉及非易失性存储装置。

技术介绍

[0004]用于存储数据的半导体存储装置可以被分类成易失性存储装置和非易失性存储装置。诸如动态随机存取存储器(DRAM)装置的易失性存储装置通常被配置为通过对存储单元中的电容器进行充电或放电来存储数据，并且在电源被关闭时丢失所存储的数据。即使电源被关闭，诸如闪速存储装置的非易失性存储装置也可以维持所存储的数据。易失性存储装置被广泛地用作各种设备的主存储器，然而非易失性存储装置被广泛地用于在诸如计算机、移动装置的各种电子装置中存储程序代码和/或数据。
[0005]最近，已研发了诸如垂直NAND存储装置的三维结构的非易失性存储装置以提高非易失性存储装置的集成度和存储容量本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储装置，所述非易失性存储装置包括：至少一个存储块，所述至少一个存储块中的每一个存储块包括多个单元串，所述多个单元串中的每一个单元串包括在垂直方向上串联连接在位线与公共源极线之间的串选择晶体管、多个存储单元和接地选择晶体管；以及控制电路，所述控制电路被配置为：在对所述多个存储单元中的目标存储单元的编程操作期间，基于编程循环序数与参考序数的比较来调整施加到耦接至与所述多个单元串连接的选定字线的通道晶体管的栅极的高电压的电平，使得在多个编程循环的至少一部分编程循环中所述高电压与施加到所述通道晶体管的漏极的编程电压之间的电压差不同于在所述多个编程循环的至少另一部分编程循环中所述高电压与施加到所述通道晶体管的漏极的编程电压之间的电压差，其中，所述参考序数基于以下至少一者：所述目标存储单元的编程/擦除周期信息、所述目标存储单元的多个目标编程状态的数目或者所述非易失性存储装置的工作温度。2.根据权利要求1所述的非易失性存储装置，其中，所述控制电路进一步被配置为：调整所述高电压的电平，使得在所述多个编程循环中的至少一个第一编程循环的编程执行间隔期间所述高电压和施加到所述通道晶体管的漏极的第一编程电压具有第一电压差，基于所述编程/擦除周期信息的所述至少一个第一编程循环的编程循环序数小于所述参考序数；在所述至少一个第一编程循环的编程执行间隔期间通过所述通道晶体管向所述选定字线施加所述第一编程电压；调整所述高电压的电平，使得在所述多个编程循环中的至少一个第二编程循环的编程执行间隔期间所述高电压和施加到所述通道晶体管的漏极的第二编程电压具有小于所述第一电压差的第二电压差，基于所述编程/擦除周期信息的所述至少一个第二编程循环的编程循环序数大于或等于所述参考序数；以及在所述至少一个第二编程循环的编程执行间隔期间通过所述通道晶体管向所述选定字线施加所述第二编程电压。3.根据权利要求2所述的非易失性存储装置，其中，所述至少一个第一编程循环包括多个第一编程循环；每一个所述第一编程循环的编程执行间隔中的所述第一编程电压的电平逐步地增加；所述至少一个第二编程循环包括多个第二编程循环；并且每一个所述第二编程循环的编程执行间隔中的所述第二编程电压的电平逐步地增加。4.根据权利要求1所述的非易失性存储装置，所述非易失性存储装置还包括：电压发生器，所述电压发生器被配置为基于来自所述控制电路的控制信号来生成包括所述编程电压和所述高电压的字线电压；地址译码器，所述地址译码器被配置为基于行地址向所述至少一个存储块提供所述字线电压；温度传感器，所述温度传感器被配置为感测所述非易失性存储装置的所述工作温度并且向所述控制电路提供与所述工作温度相对应的温度信号，其中，所述控制电路还被配置为基于命令、包括所述行地址的地址和所述温度信号来控制所述电压发生器和所述地址译码器。
5.根据权利要求4所述的非易失性存储装置，其中，所述控制电路进一步被配置为：将所述温度信号转换为温度代码，并且控制所述电压发生器，使得响应于所述工作温度大于参考温度的所述高电压与所述编程电压之间的第一电压差，小于响应于所述工作温度等于或小于所述参考温度的所述高电压与所述编程电压之间的第二电压差。6.根据权利要求1所述的非易失性存储装置，其中，所述控制电路进一步被配置为基于所述多个目标编程状态的数目调整所述高电压的电平，使得在所述多个编程循环的一部分编程循环中所述高电压与所述编程电压之间的电压差不同于在所述多个编程循环的另一部分编程循环中所述高电压与所述编程电压之间的电压差。7.一种非易失性存储装置，所述非易失性存储装置包括：至少一个存储块，所述至少一个存储块中的每一个存储块包括多个单元串，所述多个单元串中的每一个单元串包括在垂直方向上串联在位线与公共源极线之间的串选择晶体管、多个存储单元和接地选择晶体管；以及控制电路，所述控制电路被配置为：在对所述至少一个存储块的擦除操作期间，调整施加到耦接至所述公共源极线的第一通道晶体管的栅极的第一高电压的电平和施加到耦接至所述位线的第二通道晶体管的栅极的第二高电压的电平，使得所述第一高电压的电平不同于所述第二高电压的电平，向所述第一通道晶体管的漏极和所述第二通道晶体管的漏极施加擦除电压，以及向耦接至所述多个存储单元的至少一部分字线施加字线擦除电压，其中，所述第一高电压的电平和所述第二高电压的电平是基于对所述至少一个存储块的擦除操作期间的编程/擦除周期信息或工作温度中的至少一者来调整的。8.根据权利要求7所述的非易失性存储装置，所述非易失性存储装置还包括：电压发生器，所述电压发生器被配置为基于来自所述控制电路的控制信号来生成包括所述第一高电压、所述第二高电压、所述擦除电压和所述字线擦除电压的字线电压；以及地址译码器，所述地址译码器被配置为基于行地址向所述至少一个存储块提供所述字线电压，其中，所述控制电路还被配置为基于命令和包括所述行地址的地址来控制所述电压发生器和所述地址译码器。9.根据权利要求8所述的非易失性存储装置，其中，所述控制电路进一步被配置为控制所述电压发生器，使得：所述第一高电压斜升到目标电平；以及所述电压发生器通过以一定延迟斜升所述第一高电压来生成所述第二高电压。10.根据权利要求8所述的非易失性存储装置，其中，所述控制电路进一步被配置为控制所述电压发生器和所述地址译码器以：向所述第一通道晶体管的栅极施加斜升到目标电平的所述第一高电压，向所述第二通道晶体管的栅极施加相对于所述第一高电压以一定延迟斜升到所述目标电平的所述第二高电压，向所述第一通道晶体管的漏极和所述第二通道晶体管的漏极施加所述擦除电压，向所述串选择晶体管的栅极和所述接地选择晶体管的栅极施加...

【专利技术属性】
技术研发人员：李耀翰，金采勋，尹廷允，赵志虎，洪相基，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：