半导体器件和包括半导体器件的半导体封装件制造技术

提供了半导体器件和包括半导体器件的半导体封装件。所述半导体器件包括：半导体基底；第一层间绝缘层，布置在半导体基底上；低介电层，布置在第一层间绝缘层上；第二层间绝缘层和第三层间绝缘层，顺序地布置在低介电层上；以及贯穿硅过孔，穿透半导体基底和第一层间绝缘层，其中，半导体基底、第一层间绝缘层和低介电层构成倒角结构，倒角结构包括第一倒角表面和第二倒角表面，第一倒角表面平行于半导体基底的顶表面，第二倒角表面相对于半导体基底的顶表面倾斜并连接到第一倒角表面。顶表面倾斜并连接到第一倒角表面。顶表面倾斜并连接到第一倒角表面。

【技术实现步骤摘要】
半导体器件和包括半导体器件的半导体封装件
[0001]本申请基于并要求于2021年11月3日在韩国知识产权局提交的第10
‑
2021
‑
0149956号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。


[0002]专利技术构思涉及半导体器件。更具体地，专利技术构思涉及具有倒角结构(chamfered structure)的半导体器件和/或包括该半导体器件的半导体封装件。

技术介绍

[0003]响应于电子工业的快速发展和用户的需求，电子装置变得更小和更轻。因此，需要在电子装置中使用的半导体芯片的高集成密度，并且半导体芯片的组件的设计规则进一步减少。此外，已经在半导体芯片中引入低介电层以减小布线之间的寄生电容和电阻
‑
电容(RC)延迟。同时，需要一种能够在半导体芯片分离工艺中防止半导体芯片破裂(cracking)和碎裂(chipping)的结构。

技术实现思路

[0004]专利技术构思提供能够防止裂纹并简化半导体器件的制造工艺的半导体器件。
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体基底，包括芯片区域和划线区域，芯片区域包括多个存储器单元，划线区域水平地围绕芯片区域；第一层间绝缘层，在芯片区域和划线区域中位于半导体基底上；低介电层，在芯片区域和划线区域中位于第一层间绝缘层上；第二层间绝缘层，在芯片区域和划线区域中位于低介电层上；第三层间绝缘层，在芯片区域和划线区域中位于第二层间绝缘层上；以及贯穿硅过孔，在芯片区域中沿着垂直于半导体基底的顶表面的方向穿透半导体基底和第一层间绝缘层，其中，半导体基底、第一层间绝缘层和低介电层包括倒角结构，倒角结构包括第一倒角表面和第二倒角表面，第一倒角表面平行于半导体基底的顶表面，第二倒角表面相对于半导体基底的顶表面倾斜并连接到第一倒角表面。2.根据权利要求1所述的半导体器件，其中，倒角结构在划线区域中。3.根据权利要求1所述的半导体器件，其中，第二倒角表面朝向芯片区域倾斜。4.根据权利要求1所述的半导体器件，其中，第一倒角表面与第二倒角表面之间的角度为94
°
至110
°
。5.根据权利要求1所述的半导体器件，其中，第二倒角表面的长度为30μm至60μm。6.根据权利要求1至权利要求5中的任意一项所述的半导体器件，其中，第一倒角表面与低介电层的顶表面处于相同的水平。7.根据权利要求1至权利要求5中的任意一项所述的半导体器件，其中，第一倒角表面在第二层间绝缘层的顶表面与底表面之间。8.根据权利要求1至权利要求5中的任意一项所述的半导体器件，其中，第一倒角表面在第三层间绝缘层的顶表面与底表面之间。9.根据权利要求1至权利要求5中的任意一项所述的半导体器件，其中，第一倒角表面的水平宽度为1μm至15μm。10.根据权利要求1至权利要求5中的任意一项所述的半导体器件，其中，倒角结构水平地围绕芯片区域。11.根据权利要求1至权利要求5中的任意一项所述的半导体器件，还包括：残留低介电层，在划线区域中位于第二层间绝缘层的底表面上，并且与低介电层水平地间隔开，其中，残留低介电层水平地围绕低介电层。12.根据权利要求11所述的半导体器件，还包括：第一残留层间绝缘层，在残留低介电层的底表面上并且与第一层间绝缘层水平地间隔开，其中，第一残留层间绝缘层水平地围绕第一层间绝缘层。13.根据权利要求12所述的半导体器件，还包括：残留半导体基底，在第一残留层间绝缘层的底表面上并且与半导体基底水平地间隔开，其中，残留半导体基底水平地围绕半导体基底。
14.一种半导体器件，包括：半导体基底，包括芯片区域和划线区域，芯片区域包括多个存储器单元，划线区域水平地围绕芯片区域；第一层间绝缘层，在芯片区域和划线区域中位于半导体基底上；低介电层，在芯片区域和划线区域中位于第一层间绝缘层上；下布线层，在芯片区域中位于...

【专利技术属性】
技术研发人员：崔慜贞，李钟旼，李瑌真，李全一，崔智旻，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：