一种新型终端结构的肖特基二极管的制造方法技术

本发明专利技术公开了一种新型终端结构的肖特基二极管的制造方法。一种新型终端结构的肖特基二极管的制造方法，生长一层相同掺杂类型的外延层；生长一层二氧化硅层；刻蚀出硅沟槽；去除全部二氧化硅层；生长一层第二二氧化硅层；生长TEOS介质层；腐蚀出后续在外延层形成肖特基结的窗口，窗口的边界位于TEOS介质层内；淀积一层肖特基势垒金属层；淀积一层正面电极金属层；使得正面金属层与外延层形成欧姆接触；淀积一层氮化硅钝化层，随后采用光刻工艺干法刻蚀出键合区窗口；机械研磨；淀积背面电极金属层，作为阴极金属层。避免了电场终端边缘集中效应，有效的提升了器件击穿电压。有效的提升了器件击穿电压。有效的提升了器件击穿电压。

【技术实现步骤摘要】
一种新型终端结构的肖特基二极管的制造方法


[0001]本专利技术涉及半导体器件领域，具体涉及二极管及制造方法。

技术介绍

[0002]肖特基二极管是利用金属与半导体接触形成具有整流特性的金属
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半导体分立器件。在功率器件的设计中，会根据击穿电压设计器件的漂移区浓度和宽度，而在实际应用由于器件边缘电场集中效应，导致器件提前击穿，因此需要在设计合理的终端结构，比较常用的终端设计是终端分压环和结终端JTE结构。
[0003]分压环结构掺杂浓度较浓，分压环的耐压是依靠环与环之间的空间电荷漂移区来承担的，因此对环间距以及分压环数量反应比较敏感，环间距稍有差异，则击穿电压会大幅下降，也增加了工艺难度。该结构需要采用离子注入的工艺形成PN结，其结深较浅，表面电场对表面电荷的反应比较敏感，容易产品表面复合电流，对击穿的提升效果有限，为了截断表面沟道电流，增加器件可靠性还会在终端设计N+截止环结构，结终端JTE结构依靠P
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掺杂区形成了终端缓变结构，降低了耗尽区的梯度来提升击穿水平，但是其对P/>‑
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【技术保护点】

【技术特征摘要】
1.一种新型终端结构的肖特基二极管的制造方法，其特征在于，包括如下步骤：步骤一、在衬底上生长一层相同掺杂类型的外延层；步骤二、在外延层上采用CVD淀积或者热氧化方式生长一层二氧化硅层；步骤三、采用光刻的方法刻蚀二氧化硅层形成用于硅沟槽刻蚀的第一窗口，之后采用二氧化硅层作为掩蔽层，利用硅干法刻蚀工艺在裸露的第一窗口处刻蚀出硅沟槽，硅沟槽的底部延伸至外延层；步骤四、湿法腐蚀工艺去除全部二氧化硅层；步骤五、采用热氧化方式在外延层的表面以及硅沟槽内侧壁生长一层第二二氧化硅层；步骤六、采用CVD淀积的方式生长TEOS介质层，TEOS介质层把硅沟槽的内部填满；步骤七、采用光刻的方法及干法工艺腐蚀第二二氧化硅层和TEOS介质层，腐蚀出后续在外延层形成肖特基结的窗口，窗口的边界位于TEOS介质层内；步骤八、采用PVD工艺先在表面淀积一层肖特基势垒金属层,采用炉管热处理工艺，使得淀积在裸露工艺窗口的硅表面的肖特基势垒金属层与硅合金形成金属硅化物层；采用湿法腐蚀工艺去除TEOS介质层上的肖特基势垒金属层，热处理形成的金属硅化物基本不与湿法腐蚀的腐蚀液反应而得以保留，金属硅化物与外延层形成肖特基整流接触；步骤九、采用PVD工艺淀积一层正面电极金属层，采用光刻工艺湿法腐蚀工艺形成器件成品引线的键合金属层；步骤十、最后采用炉管低温合金工艺，使得正面金属层与外延层形成欧姆接触；步骤十一，采用CVD工艺淀积一层氮化硅钝化层，随后采用光刻工艺干法刻蚀出键合区窗口；步骤十二，对硅衬底背面采用机械研磨的方式进行减薄到需要的厚度，随后采用湿法硅腐蚀工艺腐蚀研磨裸露出的硅表面2μm
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5μm厚度，去除机械损伤层及应力；步骤十三，对硅衬底背面通过蒸发方式淀积背面电极金属层，作为阴极金属层。2.根据权利要求1所述的一种新型终端结构的肖特基二极管的制造方法，其特征在于：所述步骤一中的衬底是浓掺杂硅衬底或者轻掺杂硅衬底；浓掺杂硅衬底的电阻率≤0.004Ω.cm，且厚度在20μm
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300μm；轻掺杂硅衬底的厚度在3.3μm
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6.0μm，且电阻率在0.2Ω.cm～1.3Ω.cm。3.根据权利要求1所述的一种新型终端结构的肖特基二极管的制造方法，其特征在于：所述硅沟槽宽度为0.7
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1.2μm，所述硅沟槽的深度为3.5
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6.5μm。4.根据权利要求1所述的一种新型终端结构的肖特基二极管的制造方法，其特征在于：所述硅...

【专利技术属性】
技术研发人员：陈烨，邱健繁，许柏松，朱瑞，殷铭标，
申请(专利权)人：江苏新顺微电子股份有限公司，
类型：发明
国别省市：