一种分离栅trenchMOS器件结构及其制造方法技术

一种分离栅trench MOS器件结构及其制造方法，其制造的过程中在基底上形成第一沟槽，然后从第一沟槽的底部进一步进行刻蚀，形成第二沟槽，所刻蚀的第二沟槽的底部为圆弧状，并且横向尺寸大于第一沟槽的横向尺寸，再在第二沟槽的底部和侧壁部形成第二厚度的场板层，使得第二厚度大于第一厚度，这样，由于鸟嘴效应，使得在场板层和缓冲层连接处形成鸟嘴连接部，鸟嘴连接部包括靠近第一沟槽的位置处的部分场板层以及靠近场板层的部分栅氧层，部分场板层和部分栅氧层在厚度方向上具有梯度，这个梯度有利于增强电荷耦合，提高器件的击穿电压，从而达到有效缩小元胞尺寸，降低器件的导通电阻，同时又能保证器件性能，以及稳定的高良率的目的。的目的。的目的。

【技术实现步骤摘要】
一种分离栅trench MOS器件结构及其制造方法


[0001]本专利技术涉及半导体器件领域，具体涉及一种分离栅trench MOS器件结构及其制造方法。

技术介绍

[0002]SGT（split
‑
gate
‑
trench，分裂栅沟槽）结构因其具有电荷耦合效应，在采用同样掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，目前SGT器件设计的一个主流方向是为了获得更低的比导通电阻，需要尽可能缩小单位元胞的尺寸。可知，传统的SGT结构特点是通过沟槽内壁生长一层厚的氧化层实现电荷耦合，特别是对于中高压SGT产品，器件击穿电压越高，所需要氧化层厚度就越厚，而为了后续工艺的多晶硅能够填充更加完整，所设计的沟槽尺寸就要加大，这就限制了晶胞尺寸的进一步缩小。另外，由于光刻及蚀刻机台的精准度限制，比如最小光刻线宽，最小刻蚀线宽，以及层与层之间的对准精度等，所以当晶胞尺寸缩小到一定程度以后，也将无法再继续缩小，否则将影响工艺稳定性，造成器件漏电增大，击穿电压下降，以及晶圆面内器件性能的均一性，从而导致产品良率大幅下降。显本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分离栅trench MOS器件结构的制造方法，其特征在于，包括步骤：提供基底，并对基底进行刻蚀，形成第一沟槽；在所述第一沟槽的侧壁上依次形成第一厚度的缓冲层以及侧壁保护层；从所述第一沟槽的底部进一步进行刻蚀，形成第二沟槽，所述第二沟槽底部为圆弧状，横向尺寸大于所述第一沟槽的横向尺寸；在所述第二沟槽的底部和侧壁部形成第二厚度的场板层，所述第二厚度大于所述第一厚度，在场板层和缓冲层连接处形成鸟嘴连接部，所述鸟嘴连接部包括靠近所述第一沟槽的位置处的部分场板层以及靠近所述场板层的部分缓冲层，所述部分场板层和所述部分缓冲层在厚度方向上具有梯度；所述第一沟槽和所述第二沟槽共同形成分离栅沟槽，在所述分离栅沟槽内形成分离栅、隔离层以及控制栅。2.如权利要求1所述的制造方法，其特征在于，所述在所述第一沟槽的侧壁上依次形成第一厚度的缓冲层以及侧壁保护层包括步骤：在所述第一沟槽的底部和侧壁部表面生长一层缓冲层；在所述缓冲层上形成一层保护层；使用刻蚀工艺将所述第一沟槽底部的缓冲层和保护层去除掉，使得保护层为侧壁保护层，露出所述第一沟槽的底部。3.如权利要求1或2所述的制造方法，其特征在于，所述缓冲层材料为氧化硅，所述侧壁保护层材料为氮化硅。4.如权利要求1所述的制造方法，其特征在于，所述从所述第一沟槽的底部进一步进行刻蚀，形成第二沟槽，所述第二沟槽底部为圆弧状，横向尺寸大于所述第一沟槽的横向尺寸包括：使用干法刻蚀工艺从所述第一沟槽的底部向垂直方向和水平方向上继续刻蚀，并且，在刻蚀过程中不断调整刻蚀条件，以形成第二沟槽，所述第二沟槽与所述第一沟槽衔接，且所述第二沟槽的底部和顶部被不断调整的刻蚀条件刻蚀为圆弧状。5.如权利要求1所述的制造方法，其特征在于，在所述第二沟槽的底部和侧壁部形成第二厚度的场板层包括：使用炉管工艺在所述第二沟槽的底部以及侧壁表面生长氧化硅，作为场板层，所述场板层的厚度为第二厚度，所述第二厚度是第一厚度的20倍以上。6.如权利要求5所述的制造方法，其特征在于，所述第二厚度根据所述第二沟槽的宽度以及形成所述场板层时的鸟嘴效应共同决定。7.如权利要求1所述的制造方法，其特征在于，提供基底之后，对基底进行刻蚀之前，还包括步骤：在所述基底的上表面形成掩膜层，所述掩膜层包括依次沉积的氧化层、氮化层和氧化层组成的ONO膜层。8.如权利要求7所述的制造方法，其特征在于，所述第一沟槽和所述第二沟槽共同形成...

【专利技术属性】
技术研发人员：袁秉荣，王海强，陈佳旅，何昌，蒋礼聪，
申请(专利权)人：深圳市美浦森半导体有限公司，
类型：发明
国别省市：