沟槽栅半导体器件及其制造方法技术

本申请实施例公开了一种沟槽栅半导体器件及其制造方法，用于提高沟槽栅半导体的可靠性。本申请的沟槽栅半导体包括具有第一导电类型的衬底；具有第一导电类型的外延层，生长于衬底上；具有第二导电类型的阱区，形成于外延层的表层上；具有第一导电类型的源区，形成于阱区的表层上；第一沟槽，从源区的表面贯穿阱区延伸到外延层；栅极，隔着栅极绝缘膜形成于第一沟槽内；非晶半导体层，形成于第一沟槽内且隔着栅极绝缘膜包裹栅极的外底壁和外底壁两侧的角部，非晶半导体层由低介电常数材料构成。成。成。

【技术实现步骤摘要】
沟槽栅半导体器件及其制造方法


[0001]本申请实施例涉及半导体
，尤其涉及一种沟槽栅半导体器件及沟槽栅半导体器件的制造方法。

技术介绍

[0002]沟槽栅金氧半场效晶体管(metal
‑
oxide
‑
semiconductor field
‑
effect transistor,MOSFET)器件结构由于垂直沟道具有较高的电子迁移率和较小的JFET电阻效应，使得相同尺寸下沟槽栅器件比导通电阻比平面栅器件的比导通电阻小很多。
[0003]但由于反向阻断后器件承载较高的电压，使得沟槽栅底部的氧化层承受较高的电场，加剧了沟槽栅的氧化层的击穿风险。

技术实现思路

[0004]本申请实施例提供了一种沟槽栅半导体器件及沟槽栅半导体器件的制造方法，以提高沟槽栅半导体器件的可靠性。
[0005]本申请实施例第一方面提供一种沟槽栅半导体器件。沟槽栅半导体器件包括衬底、外延层、阱区、源区、第一沟槽、栅极，栅极绝缘膜和非晶半导体层。衬底为第一导电类型。外延层为第一导电类型，生本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅半导体器件，其特征在于，所述沟槽栅半导体器件包括：具有第一导电类型的衬底；具有所述第一导电类型的外延层，生长于所述衬底上；具有第二导电类型的阱区，形成于所述外延层的表层上；具有所述第一导电类型的源区，形成于所述阱区的表层上；第一沟槽，从所述源区的表面贯穿所述阱区延伸到所述外延层；栅极，隔着栅极绝缘膜形成于所述第一沟槽内；非晶半导体层，形成于所述第一沟槽内且隔着所述栅极绝缘膜包裹所述栅极的外底壁和所述外底壁两侧的角部，所述非晶半导体层由低介电常数材料构成。2.根据权利要求1所述的沟槽栅半导体器件，其特征在于，所述非晶半导体层的厚度大于或等于0.1um。3.根据权利要求1或2所述的沟槽栅半导体器件，其特征在于，所述沟槽栅半导体器件还包括：具有所述第二导电类型的屏蔽层，形成于所述第一沟槽底部的所述外延层上，所述屏蔽层包裹所述非晶半导体层，并以圆弧倒角延伸截止于所述栅极的角部或侧壁的所述栅极绝缘膜上。4.根据权利要求1至3中任一项所述的沟槽栅半导体器件，其特征在于，所述屏蔽层的结深为大于或等于0.4um。5.根据权利要求1至4中任一项所述的沟槽栅半导体器件，其特征在于，所述栅极的角部在所述第一沟槽栅半导体器件的纵切面呈圆弧状。6.根据权利要求1至5中任一项所述的沟槽栅半导体器件，其特征在于，所述外延层包括第一子外延层和第二子外延层，所述第一子外延层位于所述衬底和所述第二子外延层之间，所述阱区、所述源区和所述非晶半导体层形成于所述第二子外延层上，所述第一子外延层的掺杂浓度小于所述衬底的掺杂浓度，且大于所述第二子外延层的掺杂浓度。7.根据权利要求1至6中任一项所述的沟槽栅半导体器件，其特征在于，所述沟槽栅半导体器件还包括：具有所述第二导电类型的接触区，与所述阱区连接，所述接触区的...

【专利技术属性】
技术研发人员：高博，黄伯宁，唐龙谷，张毅，周锋，胡飞，
申请(专利权)人：华为数字能源技术有限公司，
类型：发明
国别省市：