集成组合件及形成集成组合件的方法技术

一些实施例包含一种集成组合件，其具有一对相邻存储器块区，且具有在所述相邻存储器块区之间的隔离件结构。所述存储器块区包含交替的导电层级及第一绝缘层级的第一堆叠。所述隔离件结构包含交替的第二及第三绝缘层级的第二堆叠。所述第二绝缘层级与所述导电层级大体上水平对准，且所述第三绝缘层级与所述第一绝缘层级大体上水平对准。一些实施例包含形成集成组合件的方法。成组合件的方法。成组合件的方法。

【技术实现步骤摘要】
【国外来华专利技术】集成组合件及形成集成组合件的方法
[0001]相关专利数据
[0002]本申请主张2021年4月29日申请的序列号为17/243,937的美国专利申请的优先权，所述申请主张2020年8月27日申请的序列号为63/071,234的美国临时专利申请的优先权及权利，所述申请的公开内容以引用的方式并入本文中。


[0003]集成组合件(例如，集成存储器)。形成集成组合件的方法。

技术介绍

[0004]存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有许多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍利用固态硬盘中的快闪存储器来取代常规硬盘。作为又一实例，快闪存储器在无线电子装置中普及，这是因为其使制造商能够随着新通信协定变得标准化而支持所述新通信协定，且提供远程地升级装置以增强特征的能力。
[0005]NAND可为快闪存储器的基本架构且可经配置以包括垂直堆叠的存储器胞元。
[0006]在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可为有帮助的。图1展示现有技术装置1000的框图，其包含具有布置成行及列的多个存储器胞元1003以及存取线1004(例如，用于传导信号WL0到WLm的字线)及第一数据线1006(例如，用于传导信号BL0到BLn的位线)的存储器阵列1002。存取线1004及第一数据线1006可用于将信息传送到存储器胞元1003及自存储器胞元1003传送信息。行解码器1007及列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取哪些存储器胞元1003。感测放大器电路1015操作以确定自存储器胞元1003读取的信息值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到DQN可表示自存储器胞元1003读取或待写入到存储器胞元1003中的信息值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器胞元1003执行的存储器操作且利用控制线1020上的信号。装置1000可分别接收第一供应线1030及第二供应线1032上的供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以在第一数据线1006及第二数据线1013上选择可表示待自存储器胞元1003读取或待编程到存储器胞元1003中的信息值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。在读取及编程操作期间，选择电路1040可选择第一数据线1006及第二数据线1013上的信号以提供存储器阵列1002与I/O电路1017之间的通信。
[0007]图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括电荷存储装置的多个串。在第一方向(Z
‑
Z
’
)上，电荷存储装置的每一串可包括例如彼此叠置的三十二个电荷存储装置，其中每
一电荷存储装置对应于例如三十二个阶层(例如阶层0到阶层31)中的一者。相应串的电荷存储装置可共享共同沟道区，例如形成于半导体材料(例如，多晶硅)的相应支柱中的沟道区，电荷存储装置的串围绕所述支柱形成。在第二方向(X
‑
X
’
)上，例如多个串的十六个第一群组的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线(WL))的八个串。存取线中的每一者可耦合阶层内的电荷存储装置。当每一电荷存储装置包括能够存储两个位的信息的胞元时，由相同存取线耦合(且因此对应于相同阶层)的电荷存储装置可在逻辑上群组到例如两个页中，例如P0/P32、P1/P33、P2/P34，等等。在第三方向(Y
‑
Y
’
)上，例如多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应者耦合的十六个串。存储器块的大小可包括1，024个页且总共为约16MB(例如，16个WL
×
32个阶层
×
2个位＝1,024个页/块，块大小＝1,024个页
×
16KB/页＝16MB)。串、阶层、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中展示的数目。
[0008]图3展示图2的3D NAND存储器装置200的存储器块300在X
‑
X
’
方向上的横截面视图，其包含在关于图2描述的串的十六个第一群组中的一者中的电荷存储装置的十五个串。存储器块300的多个串可群组到多个子集310、320、330(例如，片块(tile)列)中，例如片块列
I
、片块列
j
及片块列
K
，其中每一子集(例如，片块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，片块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，片块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，片块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，片块列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应阶层的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应者耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它阶层的电荷存储装置而同时耦合或切断对应于相应部分块及/或阶层的电荷存储装置。对应于相应子集(例如，部分块)及相应阶层的电荷存储装置可包括电荷存储装置的“部分阶层”(例如，单一“片块”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376(例如，“片块源极”)中的对应者，其中每一子源极耦合到相应电源。
[0009]替代地，参考图4的示意性说明描述NAND存储器装置200。
[0010]存储器阵列200包含字线2021到202N及位线2281到228M。
[0011]存储器阵本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种集成组合件，其包括：一对相邻存储器块区，所述存储器块区包括交替的导电层级及第一绝缘层级的第一堆叠；及隔离件结构，其在所述相邻存储器块区之间，所述隔离件结构包括交替的第二及第三绝缘层级的第二堆叠，所述第二绝缘层级与所述导电层级大体上水平对准，且所述第三绝缘层级与所述第一绝缘层级大体上水平对准。2.根据权利要求1所述的集成组合件，其包括：导电源结构，其在所述存储器块区下方且在所述隔离件结构下方；第一沟道材料支柱，其在所述存储器块区内，且延伸穿过所述第一堆叠以与所述源结构电耦合；及第二沟道材料支柱，其在所述隔离件结构内且延伸穿过所述第二堆叠。3.根据权利要求2所述的集成组合件，其中：所述隔离件结构沿着第一方向延伸；所述第一沟道材料支柱是沿着沿所述第一方向的第一节距；所述第二沟道材料支柱是沿着沿所述第一方向的第二节距；及所述第二节距大于所述第一节距。4.根据权利要求2所述的集成组合件，其包括在所述第一沟道材料支柱与所述第一堆叠之间的一或多个胞元材料；且其中所述第二绝缘层级包括所述一或多个胞元材料。5.根据权利要求4所述的集成组合件，所述一或多个胞元材料包含二氧化硅及氮化硅。6.根据权利要求1所述的集成组合件，其中所述隔离件结构沿着第一方向延伸，且具有沿着所述第一方向从第二区偏移的第一区；其中所述第一区包括所述第二堆叠，且其中所述第二区不包括所述第二堆叠。7.根据权利要求6所述的集成组合件，其中所述第一及第二区具有沿着与所述第一方向正交的第二方向的宽度，且其中所述第二区比所述第一区宽至少约150％。8.根据权利要求6所述的集成组合件，其中所述第二区包括延伸穿过所述第一堆叠的绝缘面板。9.根据权利要求1所述的集成组合件，其包括在所述第一及第二堆叠上方的SGD堆叠；且其中在所述第一存储器块区与所述第二存储器块区之间的所述隔离件结构的第一区在所述SGD堆叠下方。10.根据权利要求9所述的集成组合件，其中所述存储器块区在存储器阵列区内，其中SGD阶梯区从所述存储器阵列区横向偏移，其中所述SGD阶梯区包含在所述第一堆叠上方的所述SGD堆叠；且其中所述隔离件结构具有延伸穿过所述SGD阶梯区中的所述第一堆叠的第二区。11.根据权利要求10所述的集成组合件，其中所述导电层级包含布线结构；其中布线结构阶梯区从所述SGD阶梯区横向偏移；其中所述布线结构阶梯区包含所述第一堆叠；且其中所述隔离件结构具有延伸穿过所述布线结构阶梯区中的所述第一堆叠的第三区。12.根据权利要求11所述的集成组合件，其中所述隔离件结构的所述第一区包含与第一窄区交替的第一球根状区，所述隔离件结构的所述第二区包含与第二窄区交替的第二球根状区，且所述隔离件结构的所述第三区包含与第三窄区交替的第三球根状区；且其中所
述第三球根状区比所述第一球根状区宽。13.根据权利要求12所述的集成组合件，其中所述第二球根状区是与所述第一球根状区大约相同的宽度。14.根据权利要求12所述的集成组合件，其中所述第二球根状区是与所述第三球根状区大约相同的宽度。15.根据权利要求12所述的集成组合件，其中所述第二球根状区是不同于所述第一球根状区的宽度，且是不同于所述第三球根状区的宽度。16.根据权利要求1所述的集成组合件，其中所述第一堆叠包含堆叠在彼此顶上的至少两个层叠。17.一种集成组合件，其包括：第一存储器块区，其横向位于第一隔离件结构与第二隔离件结构之间；第二存储器块区，其横向位于所述第二隔离件结构与第三隔离件结构之间；其中所述第一及第三隔离件结构比所述第二隔离件结构宽至少约150％；其中所述第一、第二及第三隔离件结构沿着第一方向延伸；其中所述第一及第三隔离件结构具有沿着所述第一方向的大体上笔直侧壁；及其中所述第二隔离件结构具有沿着所述第一方向的蛇形侧壁。18.根据权利要求17所述的集成组合件，其中所述第二隔离件结构包含沿着所述第一方向与窄区交替的球根状区。19.根据权利要求17所述的集成组合件，其中所述第一及第二存储器块区在存储器阵列区内；所述集成组合件进一步包括从所述存储器阵列区横向偏移的SGD阶梯区及从所述SGD阶梯区横向偏移的布线结构阶梯区；且其中所述第一、第二及第三隔离件结构跨所述SGD阶梯区及所述布线结构阶梯区延伸。2...

【专利技术属性】
技术研发人员：福住嘉晃，P，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：