一种超结型半导体器件及其制作方法技术

本发明专利技术公开了一种超结型半导体器件及其制作方法，该方法包括提供第一半导体类型的衬底；在衬底表面依次形成至少两层外延层，在各个外延层依次生长过程中，向各个外延层的上部区域中注入深能级杂质离子以形成深能级复合中心；使各个深能级复合中心和下部区域的外延层呈间歇性梯度分布；向各个外延层的上部区域中注入第二导体类型的离子得到柱形结构，用以纵向连通形成柱区；在最顶层的外延层上形成栅极结构；向外延层表面内注入第二导体类型的离子形成体区；向外延层表面内注入第一半导体类型的离子形成源区，在栅极结构上制作正面金属层；以及制作背面金属层。本发明专利技术不需要额外增加制造工序和时间，就能改善半导体器件中体二极管反向恢复能力。极管反向恢复能力。极管反向恢复能力。

【技术实现步骤摘要】
一种超结型半导体器件及其制作方法


[0001]本专利技术涉及微电子
，尤其涉及一种超结型半导体器件及其制作方法。

技术介绍

[0002]现有技术中，为了提高超结型半导体器件(超结型MOSFET器件)的体二极管的快恢复能力，通常需要经过外部电子/中子辐照轰击硅片的方式，或者经过重金属源(铂/金)高温热扩散的方式，引起晶体原子位移或产生缺陷，从而形成深能级复合中心，以降低器件体二极管内少子寿命，达到减小反向恢复时间的目的。
[0003]但是，上述半导体器件的处理方法的不足之处在于：一方面，需增加制造工序且成本较高；另一方面，上述处理方式需要代工平台进行代工，但是由于不同代工平台工艺控制水平差异较大，一致性能力不可控制，且工艺菜单条件组合情况较多，工艺矫正优化时间久；并且，一旦代工平台选择二次委托代工，则可能会延长代工时间，影响产品的生产效率。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种超结型半导体器件及其制作方法，以解决现有技术中需要额外增加制造工序和时间才能改善半导体器件中体二极管反向恢复能力，导致半导体器件制备效率低的问题。
[0005]基于上述目的，第一方面，提供一种超结型半导体器件的制作方法，包括以下步骤：
[0006]提供第一半导体类型的衬底；
[0007]在所述衬底表面依次形成至少两层外延层，各个外延层的导体类型为第一半导体类型；在各个外延层依次生长过程中，向各个所述外延层的上部区域中注入深能级杂质离子，用以形成深能级复合中心；使各个所述深能级复合中心和各个下部区域的外延层呈间歇性梯度分布；
[0008]向各个所述外延层的上部区域中注入第二导体类型的离子，得到柱形结构，各个柱形结构用以纵向连通形成柱区；
[0009]在最顶层的外延层上形成栅极结构；向所述最顶层的外延层表面内注入第二导体类型的离子，形成体区；向所述最顶层的外延层表面内注入第一半导体类型的离子，形成位于所述体区内的源区；
[0010]在所述栅极结构上制作正面金属层；以及制作背面金属层。
[0011]可选的，所述各个柱形结构用以纵向连通形成柱区包括：
[0012]通过高温退火工艺，将所述各个柱形结构纵向连通形成所述柱区，以对分布所述柱区内的部分深能级复合中心进行缺陷修复。
[0013]可选的，形成所述体区之后，还包括：
[0014]再次利用高温退火工艺，以使所述体区内的离子进行重分布，实现对分布所述体区内深能级复合中心的缺陷分布进行控制。
[0015]可选的，所述体区内设置有位于所述最顶层的外延层中的深能级复合中心。
[0016]可选的，所述在最顶层的外延层上形成栅极结构包括：
[0017]在所述最顶层的外延层上形成栅极氧化层，在所述栅极氧化层的上表面成多晶硅层，得到所述栅极结构。
[0018]第二方面，提供一种超结型半导体器件，所述超结型半导体器件包括：
[0019]第一半导体类型的衬底；
[0020]所述衬底表面设置至少两层外延层，各个外延层的导体类型为第一半导体类型；各个所述外延层包括上部区域和下部区域，各个所述上部区域中注入有深能级杂质离子，用以形成深能级复合中心；且各个所述深能级复合中心和各个所述外延层的下部区域呈间歇性梯度分布；
[0021]柱区，所述柱区由各个所述外延层的部分下部区域中设置的柱形结构纵向连通形成；所述柱区上方设置有体区，所述体区内设置有源区；
[0022]在最顶层的外延层上设置有栅极结构，所述栅极结构上设置有正面金属层；所述衬底下表面设置有背面金属层。
[0023]可选的，所述体区分布于所述最顶层的外延层中的部分深能级复合中心和部分下部区域。
[0024]可选的，所述栅极结构包括：
[0025]栅极氧化层，所述栅极氧化层设置于所述最顶层的外延层表面；
[0026]多晶硅层，所述多晶硅层设置于所述栅极氧化层的上表面。
[0027]可选的，所述多晶硅层的上表面以及栅极氧化层的两侧设置有绝缘介质层。
[0028]可选的，所述绝缘介质层的上表面以及所述体区、所述源区的上表面设置所述正面金属层。
[0029]上述技术方案具有以下有益效果：
[0030]本专利技术的超结型半导体器件及其制作方法，其制作过程中从外延层的生长阶段，通过生长多层外延层，使各个外延层注入的深能级杂质离子的复合中心与下部区域的外延层形成间歇性梯度分布，从而制作得到体内引入多个深能级复合中心的半导体器件，降低少数载流子的寿命和浓度，在不影响体二极管耐压以及其它参数性能前提下，减小了半导体器件中体二极管的反向恢复时间，改善了半导体器件中体二极管反向恢复能力。
附图说明
[0031]为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0032]图1是本专利技术一实施例中提供的超结型半导体器件及其制作方法流程图；
[0033]图2是本专利技术一实施例中提供的第一半导体类型的衬底结构图；
[0034]图3是本专利技术一实施例中提供的在衬底表面依次形成外延层结构图；
[0035]图4是本专利技术一实施例中提供的形成柱形结构图；
[0036]图5是本专利技术一实施例中提供的各个外延层形成柱形结构图；
[0037]图6是本专利技术一实施例中提供的各个柱形结构纵向连通形成柱区结构图；
[0038]图7是本专利技术一实施例中提供的在最顶层的外延层上形成栅极结构图；
[0039]图8是本专利技术一实施例中提供的形成体区和位于体区内的源区结构图；
[0040]图9是本专利技术一实施例中提供的栅极结构上制作正面金属层结构图；
[0041]符号说明如下：
[0042]1、衬底；21、第一外延层；22、第二外延层；23、第三外延层；24、第四外延层；210,220,230,240、外延层的上部区域；211,221,231,241、外延层的下部区域；31,32,33、柱形结构；3、柱区；4、栅极氧化层；5、多晶硅层；6、体区；7、源区；8、绝缘介质层；9、光刻胶；10、正面金属层。
具体实施方式
[0043]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0044]还应当理解，尽管本文中可以使用术语第一、第二等来描述各种元素，但是这些元素不应受这些术语的限制。这些术语仅用于区分一个元素与另一个元素。例如，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件，而不脱离本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结型半导体器件的制作方法，其特征在于，包括以下步骤：提供第一半导体类型的衬底；在所述衬底表面依次形成至少两层外延层，各个外延层的导体类型为第一半导体类型；在各个外延层依次生长过程中，向各个所述外延层的上部区域中注入深能级杂质离子，用以形成深能级复合中心；使各个所述深能级复合中心和各个下部区域的外延层呈间歇性梯度分布；向各个所述外延层的上部区域中注入第二导体类型的离子，得到柱形结构，各个柱形结构用以纵向连通形成柱区；在最顶层的外延层上形成栅极结构；向所述最顶层的外延层表面内注入第二导体类型的离子，形成体区；向所述最顶层的外延层表面内注入第一半导体类型的离子，形成位于所述体区内的源区；在所述栅极结构上制作正面金属层；以及制作背面金属层。2.如权利要求1所述的超结型半导体器件的制作方法，其特征在于，所述各个柱形结构用以纵向连通形成柱区包括：通过高温退火工艺，将所述各个柱形结构纵向连通形成所述柱区，以对分布所述柱区内的部分深能级复合中心进行缺陷修复。3.如权利要求1所述的超结型半导体器件的制作方法，其特征在于，形成所述体区之后，还包括：再次利用高温退火工艺，以使所述体区内的离子进行重分布，实现对分布所述体区内深能级复合中心的缺陷分布进行控制。4.如权利要求1至3任一项所述的超结型半导体器件的制作方法，其特征在于，所述体区内设置有位于所述最顶层的外延层中的深能级复合中心。5.如权利要求1所述的超结型半导体器件的制作方法，其特征...

【专利技术属性】
技术研发人员：夏亮，朱治鼎，王蒙，
申请(专利权)人：深圳市创芯微微电子有限公司，
类型：发明
国别省市：