一种半导体大容值电容结构的制造方法技术

本发明专利技术公开了一种半导体大容值电容结构的制造方法，包括：制作衬底，并在所述衬底上依次制作外延沟道层以及外延势垒层，在外延沟道层和外延势垒层的界面处形成二维电子气；在所述外延沟道层上制作正电极的欧姆接触；制作隔离区，让隔离区贯穿所述外延沟道层并延伸至所述衬底中；在外延势垒层上沉积第一介质层，在所述第一介质层中刻蚀，制作肖特基接触，形成负电极；在所述第一介质层上沉积第二介质层，在与所述正电极的欧姆接触对应的位置处刻蚀窗口，并在窗口处沉积金属将正电极引出，所述沉积金属延伸覆盖在第二介质层上。本发明专利技术将二维电子气作为电容的内部电极实现电极的横向引出，选用反型的薄层外延势垒层作为电容介质层，实现大比容量片上电容，且工艺简单，易于集成。成。成。

【技术实现步骤摘要】
一种半导体大容值电容结构的制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体大容值电容结构的制造方法。

技术介绍

[0002]射频芯片工作时需要多个大容值旁路电容作为电源滤波或射频旁路。实际应用中一般是通过外接单层陶瓷电容实现。对该器件的要求常常是，需要承受高的直流电压，射频等效串联寄生电阻和电感小，散热性能好，体积小。受材料和工艺限制，单层陶瓷电容难以对以上要求进行折中，并给出满意的解决方案。近年来，也有使用多层陶瓷电容的例子，缩小了一定的体积。但总的来说，在固定耐压下体积较大，串联寄生电阻不理想，片外互连带来的寄生电感较大，多元件安装带来的耐压和工艺问题突出。因此，开发新的电容制造工艺来适应大容值旁路的片上集成成为关键。

技术实现思路

[0003]本专利技术的目的在于克服现有技术中大容值旁路电容的片上集成问题，提供了一种半导体大容值电容结构的制造方法。
[0004]本专利技术的目的是通过以下技术方案来实现的：
[0005]主要提供一种半导体大容值电容结构的制造方法，所述方法包括：
[0006]S1、制作衬底，并在所述衬底上依次制作外延沟道层以及外延势垒层，在外延沟道层和外延势垒层的界面处形成二维电子气；
[0007]S2、在所述外延沟道层上制作正电极的欧姆接触；
[0008]S3、制作隔离区，让隔离区贯穿所述外延沟道层并延伸至所述衬底中；
[0009]S4、在外延势垒层上沉积第一介质层，在所述第一介质层中刻蚀，制作肖特基接触，形成负电极；
[0010]S5、在所述第一介质层上沉积第二介质层，在与所述正电极的欧姆接触对应的位置处刻蚀窗口，并在窗口处沉积金属将正电极引出，所述沉积金属延伸覆盖在第二介质层上。
[0011]其中，将二维电子气作为电容的内部电极实现电极的横向引出，选用反型的薄层外延势垒层作为电容介质层。
[0012]作为一优选项，一种半导体大容值电容结构的制造方法，所述负电极为长条状结构。
[0013]作为一优选项，一种半导体大容值电容结构的制造方法，所述衬底为碳化硅衬底。
[0014]作为一优选项，一种半导体大容值电容结构的制造方法，所述外延沟道层为GaN外延沟道层。
[0015]作为一优选项，一种半导体大容值电容结构的制造方法，所述外延势垒层为Al
X
Ga1‑
X
N外延势垒层。
[0016]作为一优选项，一种半导体大容值电容结构的制造方法，所述外延势垒层的厚度
为10nm～100nm。
[0017]作为一优选项，一种半导体大容值电容结构的制造方法，所述第一介质层为SiN
X
介质层。
[0018]作为一优选项，一种半导体大容值电容结构的制造方法，所述第二介质层为SiN
X
介质层。
[0019]作为一优选项，一种半导体大容值电容结构的制造方法，所述负电极对应的外延沟道层下方制作有背面金属化孔。
[0020]作为一优选项，一种半导体大容值电容结构的制造方法，所述隔离区呈方型环状。
[0021]需要进一步说明的是，上述各选项对应的技术特征在不冲突的情况下可以相互组合或替换构成新的技术方案。
[0022]与现有技术相比，本专利技术有益效果是：
[0023](1)本专利技术通过将半导体外延层的二维电子气作为电容的内部电极实现集成电容器的引出，并利用极薄的半导体反型层作介质，实现大比容量片上电容；用二维电子气实现电容电极横向引出，保持了反型层介质的晶格有序和理想性，具有较高的击穿强度，耐压高；同时，不需要片外互连使得寄生电感较小；且由于电容上电极(负电极)和反型层之间是肖特基接触，具有极性。
[0024](2)本专利技术的制作方法与大多数化合物半导体工艺兼容，易于集成，尤其适合GaN工艺，不存在增加掩膜、增加工序或调整工艺顺序的情况，成本低。
[0025](3)本专利技术制作的电容结构在50V下实现1500pF/mm2以上的比容值。
[0026](4)在一个示例中，本专利技术的电容结构能够结合其它方式进一步提高比容，例如负电极对应的外延层下方制作有背面金属化孔，用以实现更大比容的旁路电容，具有较高的实际应用价值。
附图说明
[0027]图1为本专利技术实施例示出的一种半导体大容值电容结构的制造方法流程图；
[0028]图2为本专利技术实施例示出的制作正电极的欧姆接触的示意图；
[0029]图3为本专利技术实施例示出的制作隔离区的示意图；
[0030]图4为本专利技术实施例示出的沉积第一介质层并刻蚀制作肖特基接触的示意图；
[0031]图5为本专利技术实施例示出的沉积第二介质层并刻蚀窗口的示意图；
[0032]图6为本专利技术实施例示出的一种半导体大容值电容结构的示意图；
[0033]图7为本专利技术实施例示出的有效电容组成示意图；
[0034]图8为本专利技术实施例示出的负电极宽度的结构示意图；
[0035]图9为本专利技术实施例示出的电容结构结合背面金属化孔的结构示意图。
[0036]图中：1、衬底；2、外延沟道层；3、外延势垒层；4、二维电子气；5、隔离区；6、正电极的欧姆接触；7、第一介质层；8、负电极；9、第二介质层；10、沉积金属；11、背面金属化孔。
具体实施方式
[0037]下面结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人
员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0038]在本专利技术的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，属于“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0039]在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0040]此外，下面所描述的本专利技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0041]在一示例性实施例中，提供一种半导体大容值电容结构的制造方法，如图1所示，所述方法包括：
[0042]S1、制作衬底1，并在所述衬底1上依次制作外延沟道层2以及外延势垒层3，在外延沟道层2和外延势垒层3的界面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体大容值电容结构的制造方法，其特征在于，所述方法包括：S1、制作衬底(1)，并在所述衬底(1)上依次制作外延沟道层(2)以及外延势垒层(3)，在外延沟道层(2)和外延势垒层(3)的界面处形成二维电子气(4)；S2、在所述外延沟道层(2)上制作正电极的欧姆接触(6)；S3、制作隔离区(5)，让隔离区(5)贯穿所述外延沟道层(2)并延伸至所述衬底(1)中；S4、在外延势垒层(3)上沉积第一介质层(7)，在所述第一介质层(7)中刻蚀，制作肖特基接触，形成负电极(8)；S5、在所述第一介质层(7)上沉积第二介质层(9)，在与所述正电极的欧姆接触(6)对应的位置处刻蚀窗口，并在窗口处沉积金属(10)将正电极引出，所述沉积金属(10)延伸覆盖在第二介质层(9)上。其中，将二维电子气(4)作为电容的内部电极实现电极的横向引出，选用反型的薄层外延势垒层(3)作为电容介质层。2.根据权利要求1所述的一种半导体大容值电容结构的制造方法，其特征在于，所述负电极(8)为长条状结构。3.根据权利要求1所述的一种半导体大容值电容结构的制造方法，其特征在于，所述衬底...

【专利技术属性】
技术研发人员：何泽涛，黎明，蒲云霄，
申请(专利权)人：成都海威华芯科技有限公司，
类型：发明
国别省市：