测试电路、测试系统和测试方法技术方案

一种测试电路、测试系统和测试方法，所述测试电路包括：测试频率产生单元，适于在相应的控制信号的控制下，生成具有相应测试频率的测试时钟信号；分频处理单元，适于将待测动态D触发器和静态D触发器在所述测试时钟信号的控制下的数据输出频率进行分频处理，得到对应的测试数据输出频率和参考数据输出频率；测试机台，适于将所述测试数据输出频率和所述参考数据输出频率进行比较；当确定所述测试数据输出频率和所述参考数据输出频率一致时，生成相应的控制信号并发送至所述测试频率产生单元，直至所述测试数据输出频率和所述参考数据输出频率不一致时，获取对应的测试结果。上述的方案，可以实现动态D触发器的在线自动化测试，提高测试效率。高测试效率。高测试效率。

【技术实现步骤摘要】
测试电路、测试系统和测试方法


[0001]本专利技术涉及集成电路领域，尤其涉及一种测试电路、测试系统和测试方法。

技术介绍

[0002]D触发器除了自身的输入信号外，还具有时钟信号线，通过时钟信号的变化，使得触发器的次态仅仅取决于时钟信号下降沿(或上升沿)到达时刻输入信号的状态，以此来增强靠干扰能力，因此，D触发器也叫边沿触发器。
[0003]D触发器可以分为静态D触发器和动态D触发器两大类。其中，动态D触发器相对于静态D触发器，由于减少了用于保持工作状态的正反馈电路，电路结构会大幅度简化，这样既减小了芯片面积，又能降低功耗。
[0004]但是，与静态D触发器具有信号锁存功能不同的是，动态D触发器仅通过电容来存储信号，由于内部晶体管的固有漏电，在较低的工作频率下，容易使信号丢失。因此，如何实现动态D触发器的最低工作频率的在线自动化测试成为亟待解决的问题。

技术实现思路

[0005]本专利技术解决的问题是提供一种测试电路，以实现动态D触发器的在线自动化测试。
[0006]为解决上述问题，本专利技术提供了一种测试电路，包括测试频率产生单元、分频处理单元和测试机台；
[0007]所述测试频率产生单元，控制端与所述测试机台耦接，输出端与待测动态D触发器和静态D触发器耦接，适于在相应的控制信号的控制下，生成具有相应测试频率的测试时钟信号并传输至待测动态D触发器和静态D触发器；
[0008]所述分频处理单元，输入端分别与所述待测动态D触发器和所述静态D触发器耦接，适于将所述待测动态D触发器和所述静态D触发器在所述测试时钟信号的控制下的数据输出频率分别进行分频处理，得到对应的测试数据输出频率和参考数据输出频率；
[0009]所述测试机台，输入端与所述分频处理单元耦接，适于将所述测试数据输出频率和所述参考数据输出频率进行比较；当确定所述测试数据输出频率和所述参考数据输出频率一致时，生成相应的控制信号并发送至所述测试频率产生单元，以使得所述测试频率产生单元按照预设的降频步长对测试时钟信号的测试频率进行调整，直至所述测试数据输出频率和所述参考数据输出频率不一致时，获取对应的测试结果。
[0010]可选地，所述测试频率产生单元包括频率调节电压源、环形振荡器、时钟信号缓冲器和第一分频器；
[0011]所述频率调节电压源，控制端作为所述测试频率产生单元的控制端或与所述测试频率产生单元的控制端耦接，输出端与所述环形振荡器耦接，适于在接收到所述测试机台发送的电压控制信号时，按照预设的降压步长对自身输出的控制电压进行调整；
[0012]所述环形振荡器，电压输入端与所述频率调节电压源的输出端耦接，输入端与输出端耦接，输出端还与所述时钟缓冲器耦接，适于基于接收到的控制电压，生成具有相应时
钟频率的时钟信号；
[0013]所述时钟缓冲器，输入端与所述环形振荡器耦接，输出端与所述第一分频器耦接，适于将所述时钟信号进行缓冲，并将缓冲后的时钟信号输出至所述第一分频器；
[0014]所述第一分频器，输入端与所述时钟缓冲器耦接，输出端作为测试频率产生单元的输出端或与所述测试频率产生单元的输出端耦接，适于将所述缓冲后的时钟信号进行分频处理，生成所述测试时钟信号。
[0015]可选地，所述环形振荡器包括多个相串联的第一反相器。
[0016]可选地，所述多个相串联的第一反相器的数量为奇数个。
[0017]可选地，所述时钟缓冲器包括多个相串联的第二反相器。
[0018]可选地，多个相串联的第二反相器的数量为偶数个。
[0019]可选地，所述第一分频器包括第一D触发器；
[0020]所述第一D触发器的数据输入端与所述第一D触发器的数据反相输出端耦接，所述第一D触发器的时钟输入端作为所述第一分频器的输入端或与所述第一分频器的输入端耦接，所述第一D触发器的数据反相输出端作为所述第一分频器的输出端或与所述第一分频器的输出端耦接。
[0021]可选地，所述第一分频器包括第二D触发器和第三反相器；
[0022]所述第二D触发器的数据输入端与所述第三反相器的输出端耦接，所述第二D触发器的时钟输入端作为所述第一分频器的输入端或与所述第一分频器的输入端耦接，所述第二D触发器的数据输出端与所述第三反相器的输入端耦接，所述第三反相器的输出端作为所述第一分频器的输出端或与所述第一分频器的输出端耦接。
[0023]可选地，所述分频处理单元包括串联连接的多级分频处理模块；
[0024]每级的分频处理模块的数据输入端与数据反相输出端耦接，每级的分频处理模块的时钟输入端与前级的分频处理模块的数据反相输出端耦接，每级的分频处理模块的数据反相输出端还与后级的分频处理模块的时钟输入端耦接。
[0025]可选地，所述分频处理模块包括第三D触发器；
[0026]所述第三D触发器的数据输入端作为所述分频处理模块的数据输入端或与所述分频处理模块的数据输入端耦接，所述第三D触发器的时钟输入端作为所述分频处理模块的时钟输入端或与所述分频处理模块的时钟输入端耦接，所述第三D触发器的数据反相输出端作为所述分频处理模块的数据反相输出端或与所述分频处理模块的数据反相输出端耦接。
[0027]可选地，所述分频处理模块包括第四D触发器和第四反相器；
[0028]所述第四D触发器的数据输入端作为所述分频处理模块的数据输入端或与所述分频处理模块的数据输入端耦接，所述第四D触发器的时钟输入端作为所述分频处理模块的时钟输入端或与所述分频处理模块的时钟输入端耦接，所述第四D触发器的数据输出端与所述第四反相器的输入端耦接，所述第四反相器的输出端作为所述分频处理模块的数据反相输出端或与所述分频处理模块的数据反相输出端耦接。
[0029]可选地，所述分频处理模块的级数为5至15级。
[0030]可选地，所述待测动态D触发器为多个；所述测试电路还包括：
[0031]多路复用器，控制端与所述测试机台耦接，输入端与所述多个待测动态D触发器的
输出端耦接，输出端与所述分频处理单元的输入端耦接，适于在接收到所述测试机台发送的读取选择信号时，将对应的待测动态D触发器或所述静态D触发器的输出端与所述分频处理单元的输入端耦合。
[0032]相应地，本专利技术实施例还提供了一种测试系统，包括如上述任一项所述的测试电路。
[0033]相应地，本专利技术实施例还提供了一种测试方法，包括：
[0034]采用测试频率产生单元在相应的控制信号的控制下，生成具有相应测试频率的测试时钟信号并传输至待测动态D触发器和静态D触发器；
[0035]采用分频处理单元获取所述待测动态D触发器和所述静态D触发器在所述测试时钟信号的控制下的数据输出频率并进行分频处理，得到对应的测试数据输出频率和参考数据输出频率；
[0036]采用测试机台将所述测试数据输出频率和所述参考数据输出频率进行比较；当确定所述测试数据输出频率和所述参考数据输出频率一致时，生成相应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试电路，其特征在于，包括测试频率产生单元、分频处理单元和测试机台；所述测试频率产生单元，控制端与所述测试机台耦接，输出端与待测动态D触发器和静态D触发器耦接，适于在相应的控制信号的控制下，生成具有相应测试频率的测试时钟信号并传输至待测动态D触发器和静态D触发器；所述分频处理单元，输入端分别与所述待测动态D触发器和所述静态D触发器耦接，适于将所述待测动态D触发器和所述静态D触发器在所述测试时钟信号的控制下的数据输出频率分别进行分频处理，得到对应的测试数据输出频率和参考数据输出频率；所述测试机台，输入端与所述分频处理单元耦接，适于将所述测试数据输出频率和所述参考数据输出频率进行比较；当确定所述测试数据输出频率和所述参考数据输出频率一致时，生成相应的控制信号并发送至所述测试频率产生单元，以使得所述测试频率产生单元按照预设的降频步长对测试时钟信号的测试频率进行调整，直至所述测试数据输出频率和所述参考数据输出频率不一致时，获取对应的测试结果。2.根据权利要求1所述的测试电路，其特征在于，所述测试频率产生单元包括频率调节电压源、环形振荡器、时钟信号缓冲器和第一分频器；所述频率调节电压源，控制端作为所述测试频率产生单元的控制端或与所述测试频率产生单元的控制端耦接，输出端与所述环形振荡器耦接，适于在接收到所述测试机台发送的电压控制信号时，按照预设的降压步长对自身输出的控制电压进行调整；所述环形振荡器，电压输入端与所述频率调节电压源的输出端耦接，输入端与输出端耦接，输出端还与所述时钟缓冲器耦接，适于基于接收到的控制电压，生成具有相应时钟频率的时钟信号；所述时钟缓冲器，输入端与所述环形振荡器耦接，输出端与所述第一分频器耦接，适于将所述时钟信号进行缓冲，并将缓冲后的时钟信号输出至所述第一分频器；所述第一分频器，输入端与所述时钟缓冲器耦接，输出端作为测试频率产生单元的输出端或与所述测试频率产生单元的输出端耦接，适于将所述缓冲后的时钟信号进行分频处理，生成所述测试时钟信号。3.根据权利要求2所述的测试电路，其特征在于，所述环形振荡器包括多个相串联的第一反相器。4.根据权利要求3所述的测试电路，其特征在于，所述多个相串联的第一反相器的数量为奇数个。5.根据权利要求2所述的测试电路，其特征在于，所述时钟缓冲器包括多个相串联的第二反相器。6.根据权利要求5所述的测试电路，其特征在于，多个相串联的第二反相器的数量为偶数个。7.根据权利要求2所述的测试电路，其特征在于，所述第一分频器包括第一D触发器；所述第一D触发器的数据输入端与所述第一D触发器的数据反相输出端耦接，所述第一D触发器的时钟输入端作为所述第一分频器的输入端或与所述第一分频器的输入端耦接，所述第一D触发器的数据反相输出端作为所述第一分频器的输出端或与所述第一分频器的输出端耦接。8.根据权利要求2所述的测试电路，其特征在于，所述第一分频器包括第二D触发器和
第三反相器；所述第二D触发器的数据输入端与所述第三反相器的输出端耦接，所述第二D触发器的时钟输入...

【专利技术属性】
技术研发人员：陈晶晶，曾雪松，李若园，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：