一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于减小源/漏结构与栅堆叠结构之间的寄生电容，提升晶体管的工作性能。所述半导体器件包括：半导体基底、以及形成在半导体基底上的晶体管。其中，晶体管包括：源/漏结构、沟道、栅堆叠结构以及第一金属半导体接触层。源/漏结构形成在半导体基底上。沿半导体基底的厚度方向，源/漏结构包括第一有源区、以及位于第一有源区上的第二有源区。第二有源区的宽度沿靠近第一有源区的方向呈线性增大。沟道位于源/漏结构之间。栅堆叠结构形成在沟道的外周。第一金属半导体接触层仅形成在源/漏结构对应第二有源区的部分上。第一有源区具有与第一金属半导体接触层自对准的垂直侧壁。侧壁。侧壁。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及其制造方法。

技术介绍

[0002]随着半导体技术的发展，半导体器件的关键尺寸越来越小。当半导体器件的工艺节点达28nm以下时，对于鳍式场效应晶体管和环栅晶体管来说，通常可以采用源漏外延方式增加对沟道的应力，从而提高载流子的迁移率，进而提升半导体器件的性能。
[0003]但是，采用现有的源漏外延工艺所形成的半导体器件的交流特性较差，不利于提升半导体器件的工作性能。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制造方法，用于在至少采用外延工艺形成源/漏结构的情况下，减小源/漏结构与栅堆叠结构之间的寄生电容，改善晶体管的交流特性，进而利于提升半导体器件的工作性能。
[0005]为了实现上述目的，本专利技术提供了一种半导体器件。该半导体器件包括：半导体基底、以及形成在半导体基底上的晶体管。其中，晶体管包括：源/漏结构、沟道、栅堆叠结构以及第一金属半导体接触层。
[0006]上述源/漏结构形成在半导体基底上。沿半导体基底的厚度方向，源/漏结构包括第一有源区、以及位于第一有源区上的第二有源区。第二有源区的宽度沿靠近第一有源区的方向呈线性增大。沟道位于源/漏结构之间。栅堆叠结构形成在沟道的外周。第一金属半导体接触层仅形成在源/漏结构对应第二有源区的部分上。第一有源区具有与第一金属半导体接触层自对准的垂直侧壁。
[0007]采用上述技术方案的情况下，在实际的制造过程中，因半导体材料沿{111}晶面的生长速度最慢，故在至少采用外延工艺形成用于制造上述源/漏结构的源/漏预形成结构的情况下，可以使得源/漏预形成结构的外侧面均为{111}晶面。此时，源/漏预形成结构为类钻石型结构。其中，位于上部的{111}晶面的部分区域与第二有源区的外表面对应时，可以使得第二有源区的宽度沿靠近第一有源区的方向呈线性增大。并且，至少采用外延工艺形成源/漏预形成结构还可以增加对沟道的应力，利于提高载流子迁移率，改善晶体管的驱动性能。
[0008]另外，上述晶体管包括的第一金属半导体接触层仅形成在源/漏结构对应第二有源区的部分上。而位于第二有源区下方的第一有源区具有与第一金属半导体接触层自对准的垂直侧壁。此时，沿源/漏结构的高度方向，第一有源区各部分的宽度相同。换句话说，位于第二有源区下方的第一有源区的侧壁并未像第二有源区的侧壁一样沿靠近半导体基底的方向逐渐外扩，而是与位于第二有源区上的第一金属半导体接触层自对准。基于此，在实际的应用过程中，在形成了体积较大的源/漏预形成结构后，可以将第一金属半导体接触层作为自对准掩膜，对源/漏预形成结构进行图案化处理，去除了源/漏预形成结构沿自身宽
度方向暴露在第一金属半导体接触层之外的部分，使得经处理后所获得源/漏结构的横向宽度和体积变小，进而可以降低源/漏结构与栅堆叠结构之间的正对面积，最终可以降低源/漏结构与栅堆叠结构之间的寄生电容，改善晶体管的交流特性，利于提升半导体器件的工作性能。
[0009]本专利技术还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0010]提供一半导体基底。
[0011]在半导体基底上形成晶体管。其中，晶体管包括：源/漏结构、沟道、栅堆叠结构以及第一金属半导体接触层。上述源/漏结构形成在半导体基底上。沿半导体基底的厚度方向，源/漏结构包括第一有源区、以及位于第一有源区上的第二有源区。第二有源区的宽度沿靠近第一有源区的方向呈线性增大。沟道位于源/漏结构之间。栅堆叠结构形成在沟道的外周。第一金属半导体接触层仅形成在源/漏结构对应第二有源区的部分上。第一有源区具有与第一金属半导体接触层自对准的垂直侧壁。
[0012]与现有技术相比，本专利技术提供的半导体器件的制造方法的有益效果可以参考前文所述的半导体器件的有益效果分析，此处不再赘述。
附图说明
[0013]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0014]图1为本专利技术实施例提供的半导体器件在制造过程中的结构示意图一；
[0015]图2为本专利技术实施例提供的半导体器件在制造过程中的结构示意图二；
[0016]图3为本专利技术实施例提供的半导体器件在制造过程中的结构示意图三；
[0017]图4为本专利技术实施例提供的半导体器件在制造过程中的结构示意图四；
[0018]图5为本专利技术实施例提供的半导体器件在制造过程中的结构示意图五；
[0019]图6为本专利技术实施例提供的半导体器件在制造过程中的结构示意图六；
[0020]图7为本专利技术实施例提供的半导体器件在制造过程中的结构示意图七；
[0021]图8为本专利技术实施例提供的半导体器件在制造过程中的结构示意图八；
[0022]图9为本专利技术实施例提供的半导体器件在制造过程中的结构示意图九；
[0023]图10为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十；
[0024]图11为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十一；
[0025]图12为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十二；
[0026]图13为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十三；
[0027]图14为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十四；
[0028]图15为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十五；
[0029]图16为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十六；
[0030]图17为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十七；
[0031]图18为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十八；
[0032]图19为本专利技术实施例提供的半导体器件在制造过程中的结构示意图十九；
[0033]图20为本专利技术实施例提供的半导体器件在制造过程中的结构示意图二十；
[0034]图21为本专利技术实施例提供的半导体器件在制造过程中的结构示意图二十一。
[0036]附图标记：11为半导体基底，12为浅槽隔离结构，13为鳍状结构，14为鳍部，15为沟道，16为牺牲层，17为沟道层，18为牺牲栅，19为侧墙，20外延形成部，21为源/漏预形成结构，22为覆盖材料层，23为覆盖层，24为第一金属半导体接触层，25为外延部，26为源/漏结构，27为第一有源区，28为第二有源区，29为第三有源区，30为介电层，31为栅堆叠结构，32为第二金属半导体接触层。
具体实施方式
[0037]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体基底、以及形成在所述半导体基底上的晶体管；其中，所述晶体管包括：源/漏结构，形成在所述半导体基底上；沿所述半导体基底的厚度方向，所述源/漏结构包括第一有源区、以及位于所述第一有源区上的第二有源区；所述第二有源区的宽度沿靠近所述第一有源区的方向呈线性增大；沟道，位于所述源/漏结构之间；栅堆叠结构，形成在所述沟道的外周；以及第一金属半导体接触层，仅形成在所述源/漏结构对应所述第二有源区的部分上；所述第一有源区具有与所述第一金属半导体接触层自对准的垂直侧壁。2.根据权利要求1所述的半导体器件，其特征在于，所述源/漏结构还包括位于所述半导体基底与所述第一有源区之间的第三有源区；所述第三有源区的宽度沿靠近所述第一有源区的方向呈线性增大，所述第三有源区与所述第一金属半导体接触层自对准。3.根据权利要求1所述的半导体器件，其特征在于，整个所述源/漏结构为外延结构；或，所述源/漏结构包括鳍部、以及形成在所述鳍部外周的外延部；所述鳍部与所述沟道一体成型。4.根据权利要求1所述的半导体器件，其特征在于，所述源/漏结构的材料不同于所述沟道的材料。5.根据权利要求1所述的半导体器件，其特征在于，所述晶体管还包括第二金属半导体接触层；所述第二金属半导体接触层覆盖在所述源/漏结构暴露在所述第一金属半导体接触层之外的部分上。6.根据权利要求5所述的半导体器件，其特征在于，所述第二金属半导体接触层中的金属元素不同于所述第一金属半导体接触层中的金属元素。7.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述晶体管为环栅晶体管或鳍式场效应晶体管。8.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述半导体器件为CFET器件或Forksheet器件。9.一种半导体器件的制造方法，其特征在于，包括：提供一半导体基底；在所述半导体基底上形成晶体管；其中，所述晶体管包括：源/漏结构，形成在所述半导体基底上；沿所述半导体基底的厚度方向，所述源/漏结构包括第一有源区、以及位于所述第一有源区上的第二有源区；所述第二有源区的宽度沿靠近所述第一有源区的方向呈线性增大；沟道，位于所述源/漏结构之间；栅堆叠结构，形成在所述沟道的外周；以及第一金属半导体接触层，仅形成在所述源/漏结构对应所述第二有源区的部分上；所述第一有源区具有与所述第一金属半导体接触层自对准的垂直侧壁。10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述在所述半导体基
底上形成晶体管，包括：在所述半导体基底上至少形成所述沟道；至少采用外延工艺，在所述沟道沿所述栅堆叠...

【专利技术属性】
技术研发人员：李永亮，赵飞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：