一种加速芯片中长走线建立时间的电路制造技术

本发明专利技术公开一种加速芯片中长走线建立时间的电路，属于集成电路领域，包括前级BUFFER电路、后级KEEPER电路、第一MOS器件、第二MOS器件；BUFFER电路和KEEPER电路相串联。BUFFER电路包括串联的第一反相器和第二反相器，KEEPER电路包括串联的第三反相器和第六反相器；第二反相器的输出端通过信号线连接至第三反相器的输入端。第二MOS器件的源极端连接GND信号，漏极端连接第六反相器内部NMOS的源极端；第一MOS器件的源极端连接Vcc信号，漏极端连接第六反相器内部PMOS的源极端；第一MOS器件的栅极端与第二MOS器件的栅极端分别连接单独供给的使能信号。本发明专利技术通过增加2个开关MOS管，消除KEEPER电路内部信号线上前一状态对信号线上信号建立时间的冲突影响，简单易操作，且节省版图面积和成本。版图面积和成本。版图面积和成本。

【技术实现步骤摘要】
一种加速芯片中长走线建立时间的电路


[0001]本专利技术涉及集成电路
，特别涉及一种加速芯片中长走线建立时间的电路。

技术介绍

[0002]随着电子信息技术的高速发展，集成电路密集度与导体连线数目不断增加，进而导致电阻电容延迟(RCdelay)严重影响芯片运算速度，即严重影响了下一级电路的建立时间。
[0003]尤其在大规模Soc电路设计及高频芯片电路的设计中，过长的走线设计，常常会带来过大的RCloading，造成芯片响应延迟、精度偏差，甚至影响芯片的正常性能。
[0004]但由于芯片规模过大，常常无法规避长走线的设计，版图设计上可采用增加线宽、添加屏蔽线、或者采用多层metal叠层走线来降低RC loading。但当版图设计已经无计可施时，在电路上是可以通过改善电路设计来实现下一级电路建立时间的加速的，这样既不会过多增加芯片面积，又可以巧妙的规避长走线RCLoading对电路性能造成的影响。
[0005]图1是一种常用的逻辑电路设计结构，反相器(11)的输出端接反相器(12)的输入端，反相器(12)的输出端接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种加速芯片中长走线建立时间的电路，其特征在于，包括前级BUFFER电路、后级KEEPER电路，以及第一MOS器件、第二MOS器件；其中所述BUFFER电路和所述KEEPER电路相串联；所述BUFFER电路包括第一反相器和第二反相器，所述第一反相器的输入端接输入信号INPUT，输出端连接第二反相器的输入端；所述KEEPER电路包括第三反相器和第六反相器，所述第三反相器的输出端连接第六反相器的输入端，所述第三反相器的输出端即为整个电路的输出端；所述BUFFER电路的输出端，即所述第二反相器的输出端，通过信号线连接至所述KEEPER电路的输入端，即所述第三反相器的输入端；所述第二MOS器件的源极端连接GND信号，漏极端连接第六反相器内部NMOS的源极端；所述第一MOS器件的源极端连接Vcc信号，漏极端连接第六反相器内部PMOS的源极端；所述第一MOS器件的栅极端与所述第二MOS器件的栅极端分别连接单独供给的使能信号。2.如权利要求1所述的加速芯片中长...

【专利技术属性】
技术研发人员：张保侠，朱琪，肖培磊，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：