数字逻辑电路、触发器及移位寄存器制造技术

本申请提供一种数字逻辑电路、触发器及移位寄存器，涉及电路技术领域。该数字逻辑电路包括：信号输入端、信号输出端、上拉模块、下拉模块和单向导通器件；其中，上拉模块的第一端用于连接预设供电电源，上拉模块的第二端通过单向导通器件连接信号输出端，上拉模块的第三端还连接信号输出端；下拉模块的第二端连接信号输出端，下拉模块的第一端接地，下拉模块的第三端连接信号输入端。本申请可以在大幅降低静态功耗的同时，避免增加集成芯片的面积。避免增加集成芯片的面积。避免增加集成芯片的面积。

【技术实现步骤摘要】
数字逻辑电路、触发器及移位寄存器


[0001]本申请涉及电路
，具体而言，涉及一种数字逻辑电路、触发器及移位寄存器。

技术介绍

[0002]基于GaAs的数字逻辑电路具有便于单片集成、响应时间更快的优势。
[0003]请参考图1，为一种现有的基于GaAs的数字逻辑电路，如图1所示，该数字逻辑电路由上拉晶体管D管、电阻R和下拉晶体管E管构成，该数字逻辑电路在静态时上拉晶体管D管处于常导通状态，导致数字逻辑电路会产生较大的静态功耗。
[0004]电阻R可以降低静态功耗，但是为了大幅度降低静态功耗，所需要的电阻R的阻值比较大，导致集成的芯片面积过大，增加成本。

技术实现思路

[0005]本申请的目的在于，针对上述现有技术中的不足，提供一种数字逻辑电路、触发器及移位寄存器，以便在大幅降低静态功耗时，避免增加集成芯片的面积。
[0006]为实现上述目的，本申请实施例采用的技术方案如下：
[0007]第一方面，本申请实施例提供了一种数字逻辑电路，所述数字逻辑电路包括：信号输入端、信号输出端、上拉模块、下拉模块和单向导通器件；
[0008]其中，所述上拉模块的第一端用于连接预设供电电源，所述上拉模块的第二端通过所述单向导通器件连接所述信号输出端，所述上拉模块的第三端还连接所述信号输出端；所述下拉模块的第二端连接所述信号输出端，所述下拉模块的第一端接地，所述下拉模块的第三端连接所述信号输入端。
[0009]第一方面，本申请实施例还提供了一种数字逻辑电路，所述数字逻辑电路包括：信号输入端、信号输出端、上拉模块、单向导通器件和下拉模块；
[0010]其中，所述上拉模块的第一端接地，所述上拉模块的第二端通过所述单向导通器件连接所述信号输出端，所述上拉模块的第三端还连接所述信号输出端；所述下拉模块的第一端用于连接负电压，所述下拉模块的第二端连接所述信号输出端，所述下拉模块的第三端连接所述信号输入端。
[0011]可选的，所述上拉模块为耗尽型晶体管，所述耗尽型晶体管的漏极作为所述上拉模块的第一端，所述耗尽型晶体管的源极作为所述上拉模块的第二端，所述耗尽型晶体管的栅极作为所述上拉模块的第三端；
[0012]所述下拉模块为增强型晶体管，所述增强型晶体管的源极作为所述下拉模块的第一端，所述增强型晶体管的漏极作为所述下拉模块的第二端，所述增强型晶体管的栅极作为所述下拉模块的第三端。
[0013]可选的，所述上拉模块包括：至少一个耗尽型晶体管；
[0014]其中，第一个耗尽型晶体管的漏极作为所述上拉模块的第一端，最后一个耗尽型
晶体管的源极作为所述上拉模块的第二端，前一个耗尽型晶体管的源极连接下一个耗尽型晶体管的漏极，每个耗尽型晶体管的栅极作为所述上拉模块的第三端。
[0015]可选的，若所述信号输入端的数量为一个，所述下拉模块包括：一个增强型晶体管；
[0016]所述增强型晶体管的源极作为所述下拉模块的第一端，所述增强型晶体管的漏极作为所述下拉模块的第二端，所述增强型晶体管的栅极作为所述下拉模块的第三端。
[0017]可选的，若所述信号输入端的数量为多个，所述下拉模块包括：多个增强型晶体管；
[0018]多个所述信号输入端分别连接所述多个增强型晶体管的栅极，第一个增强型晶体管的源极作为所述下拉模块的第一端，最后一个增强型晶体管的漏极作为所述下拉模块的第二端，前一个增强型晶体管的漏极连接下一个增强型晶体管的源极。
[0019]可选的，若所述信号输入端的数量为多个，所述下拉模块包括：多个增强型晶体管；
[0020]多个所述信号输入端分别连接所述多个增强型晶体管的栅极，所述多个增强型晶体管的源极作为所述下拉模块的第一端，所述多个增强型晶体管的漏极作为所述下拉模块的第二端。
[0021]可选的，所述单向导通器件为二极管，所述二极管的阳极连接所述上拉模块的第二端，所述二极管的阴极连接所述信号输出端。
[0022]第三方面，本申请实施例还提供了一种触发器，所述触发器包括：多个数字逻辑电路，所述数字逻辑电路为如第一方面或第二方面中第四个可选方案中所述的数字逻辑电路；
[0023]其中，第一数字逻辑电路的第一信号输入端作为所述触发器的数据输入端，所述第一数字逻辑电路的信号输出端连接第二数字逻辑电路的第一信号输入端，所述第二数字逻辑电路的信号输出端连接所述第一数字逻辑电路的第二信号输入端和第三数字逻辑电路的第一信号输入端，所述第三数字逻辑电路的信号输出端作为所述触发器的第一信号输出端；
[0024]第四数字逻辑电路的第一信号输入端连接所述第一数字逻辑电路的信号输出端，所述第四数字逻辑电路的信号输出端连接第五数字逻辑电路的第一信号输入端，所述第五数字逻辑电路的信号输出端连接所述第二数字逻辑电路的第二信号输入端、第四数字逻辑电路的第二输入端和第六数字逻辑电路的第一信号输入端，所述第六数字逻辑电路的第二信号输入端连接所述第三数字逻辑电路的信号输出端，所述第六数字逻辑电路的信号输出端连接所述第三数字逻辑电路的第二信号输入端，所述第六数字逻辑电路的信号输出端作为所述触发器的第二信号输出端；
[0025]所述第二数字逻辑电路的第三信号输入端和第五数字逻辑电路的第二信号输入端作为所述触发器的时钟输入端。
[0026]第四方面，本申请实施例还提供了一种移位寄存器，所述移位寄存器包括多个触发器，所述多个触发器为如第三方面所述的触发器；第一个触发器的数据输入端作为所述移位寄存器的数据输入端，多个触发器的第一信号输出端作为移位寄存器的第一输出端，最后一个触发器的第二信号输出端作为所述移位寄存器的第二输出端，前一个触发器的第
二信号输出端连接下一个触发器的数据输入端，所述多个触发器的时钟输入端连接时钟输入信号。
[0027]本申请的有益效果是：
[0028]本申请提供一种数字逻辑电路、触发器和移位寄存器，采用上拉模块和单向导通器件构成的上拉网络，使得数字逻辑电路、触发器和移位寄存器在工作过程中，可以降低数字逻辑电路、触发器和移位寄存器的静态工作，在将数字逻辑电路、触发器和移位寄存器封装为芯片时，减小芯片的尺寸，降低成本。
附图说明
[0029]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0030]图1为一种现有的基于GaAs的数字逻辑电路；
[0031]图2为本申请实施例提供的数字逻辑电路的原理框图一；
[0032]图3为本申请实施例提供的数字逻辑电路的原理框图二；
[0033]图4为本申请实施例提供的数字逻辑电路的结构示意图一；
[0034]图5为本申请实施例提供的数字逻辑电路的结构示意图二；
[0035]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字逻辑电路，其特征在于，所述数字逻辑电路包括：信号输入端、信号输出端、上拉模块、单向导通器件和下拉模块；其中，所述上拉模块的第一端用于连接正电压，所述上拉模块的第二端通过所述单向导通器件连接所述信号输出端，所述上拉模块的第三端还连接所述信号输出端；所述下拉模块的第一端接地，所述下拉模块的第二端连接所述信号输出端，所述下拉模块的第三端连接所述信号输入端。2.一种数字逻辑电路，其特征在于，所述数字逻辑电路包括：信号输入端、信号输出端、上拉模块、单向导通器件和下拉模块；其中，所述上拉模块的第一端接地，所述上拉模块的第二端通过所述单向导通器件连接所述信号输出端，所述上拉模块的第三端还连接所述信号输出端；所述下拉模块的第一端用于连接负电压，所述下拉模块的第二端连接所述信号输出端，所述下拉模块的第三端连接所述信号输入端。3.如权利要求1或2所述的数字逻辑电路，其特征在于，所述上拉模块为耗尽型晶体管，所述耗尽型晶体管的漏极作为所述上拉模块的第一端，所述耗尽型晶体管的源极作为所述上拉模块的第二端，所述耗尽型晶体管的栅极作为所述上拉模块的第三端；所述下拉模块为增强型晶体管，所述增强型晶体管的源极作为所述下拉模块的第一端，所述增强型晶体管的漏极作为所述下拉模块的第二端，所述增强型晶体管的栅极作为所述下拉模块的第三端。4.根据权利要求3所述的数字逻辑电路，其特征在于，所述上拉模块包括：至少一个耗尽型晶体管；其中，第一个耗尽型晶体管的漏极作为所述上拉模块的第一端，最后一个耗尽型晶体管的源极作为所述上拉模块的第二端，前一个耗尽型晶体管的源极连接下一个耗尽型晶体管的漏极，每个耗尽型晶体管的栅极作为所述上拉模块的第三端。5.根据权利要求3所述的数字逻辑电路，其特征在于，若所述信号输入端的数量为一个，所述下拉模块包括：一个增强型晶体管；所述增强型晶体管的源极作为所述下拉模块的第一端，所述增强型晶体管的漏极作为所述下拉模块的第二端，所述增强型晶体管的栅极作为所述下拉模块的第三端。6.如权利要求3所述的数字逻辑电路，其特征在于，若所述信号输入端的数量为多个，所述下拉模块包括：多个增强型晶体管；多个所述信号输入端分别连接所述多个增强型晶体管的栅极，第一个增强型晶体管的源极作为所述下拉模块的第一端，最后一个增强型晶体管...

【专利技术属性】
技术研发人员：金冬，廖余立，
申请(专利权)人：成都市时代速信科技有限公司，
类型：新型
国别省市：