一种用于单比特存内计算的10T计算单元及系统技术方案

本发明专利技术涉及一种用于单比特存内计算的10T计算单元及系统。所述10T计算单元包括：包括：存储电路和计算电路；所述存储电路与所述计算电路连接；所述计算电路基于所述存储电路中存储的权重进行单比特权重运算。本发明专利技术采用计算电路基于存储电路中存储的权重进行单比特权重运算，能够避免出现写干扰问题的同时，加快计算的速度。计算的速度。计算的速度。

【技术实现步骤摘要】
一种用于单比特存内计算的10T计算单元及系统


[0001]本专利技术涉及电子器件
，特别是涉及一种用于单比特存内计算的10T计算单元及系统。

技术介绍

[0002]深度卷积神经网络(DCNN)继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNN中最常见的运算是乘法和累加(MAC)，它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此，非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，存内计算(CIM)对DCNN加速越来越有吸引力。
[0003]目前存内计算的设计中，按存储介质来划分可分为基于SRAM的设计和基于新型非易失性存储器的设计。基于SRAM的设计技术成熟，但也存在一定问题。比如在计算时可能会对存储单元的数据造成误写入，一些电压域的计算时间较长等问题。

技术实现思路

[0004]为解决现有技术存在的上述问题，本专利技术提供了一种用于单比特存内计算的10T计算单元及系统。
[0005]为实现上述目的，本专利技术提供了如下方案：
[0006]一种用于单比特存内计算的10T计算单元，包括：存储电路和计算电路；
[0007]所述存储电路与所述计算电路连接；所述计算电路基于所述存储电路中存储的权重进行单比特权重运算。
[0008]优选地，所述存储电路为6T存储单元。
[0009]优选地，所述计算电路包括第一控制模块、第二控制模块、读位线、第一输入端和第二输入端；
[0010]所述第一控制模块的第一端口和所述第二控制模块的第一端口均与所述6T存储单元中的权重存储点连接；所述第一控制模块的第二端口与所述第一输入端连接；所述第二控制模块的第二端口与所述第二输入端连接；所述第一控制模块的第三端口与所述第二控制模块的第三端口连接；所述第一控制模块的第四端口和所述第二控制模块的第四端口均与所述读位线连接。
[0011]优选地，所述第一控制模块包括：PMOS管和第一NMOS管；
[0012]所述PMOS管的栅极作为所述第一控制模块的第一端口与所述权重存储点连接；所述PMOS管的漏极与所述第一NMOS管的漏极连接；所述第一NMOS管的源极作为所述第一控制模块的第二端口与所述第一输入端连接；所述第一NMOS管的栅极作为所述第一控制模块的第三端口与所述第二控制模块的第三端口连接；所述PMOS管的源极作为所述第一控制模块的第四端口与所述读位线连接。
[0013]优选地，所述第二控制模块包括：第二NMOS管和第三NMOS管；
[0014]所述第二NMOS管的栅极作为所述第二控制模块的第一端口与所述权重存储点连接；所述第二NMOS管的源极作为所述第二控制模块的第四端口与所述读位线连接；所述第二NMOS管的漏极与所述第三NMOS管的漏极连接；所述第三NMOS管的源极作为所述第二控制模块的第二端口与所述第二输入端连接；所述第三NMOS管的栅极作为所述第二控制模块的第三端口与所述第一NMOS管的栅极连接。
[0015]一种用于单比特存内计算的计算系统，包括多个本专利技术上述提供的10T计算单元。
[0016]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0017]本专利技术提供的用于单比特存内计算的10T计算单元及系统，采用计算电路基于存储电路中存储的权重进行单比特权重运算，能够避免出现写干扰问题的同时，加快计算的速度。
附图说明
[0018]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本专利技术提供的用于单比特存内计算的10T计算单元的结构示意图；
[0020]图2为本专利技术提供的用于单比特存内计算的计算系统的结构示意图。
具体实施方式
[0021]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0022]本专利技术的目的是提供一种用于单比特存内计算的10T计算单元及系统，能够避免出现写干扰问题的同时，加快计算的速度。
[0023]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0024]如图1所示，本专利技术提供的用于单比特存内计算的10T计算单元，包括：存储电路和计算电路。
[0025]存储电路与计算电路连接。计算电路基于存储电路中存储的权重进行单比特权重运算。优选地，存储电路选用经典6T
‑
SRAM(即6T存储单元)。6T
‑
SRAM中，管P1和管P2管均为PMOS管，管N5、管N6、管N3和管N4均为NMOS管，其中，权重值存储于Q点(权重存储点)。字线(WordLine，WL)配合位线(BitLine，BL)以及反位线(BLB)完成Q点高低电平的写入。
[0026]图1左侧上端的管N3、管P1和管N5中，管N3的源极与位线BL相连，管N3的栅极与字线WL相连，管N3的漏极与Q点相连。管P1的源极与电源VDD相连，管P1的栅极与下面管N5的栅极相连，管P1的漏极与Q点相连。管N5的漏极与Q点相连，管N5的源极接地(VSS)。管N5的栅极和管P1的栅极相连后再与权重反QB点相连。
[0027]图1右侧上端的三个晶体管N4、P2和N6中，管N4的源极与反位线BLB相连，管N4的栅
极与字线WL相连，管N4的漏极与权重反QB点相连。管P2的源极与电源VDD相连，管P2的栅极与下面管N6的栅极相连，管P2的漏极与权重反QB点相连。管N6的漏极与权重反QB点相连，管N6的源极接地(VSS)。管N6的栅极与管P2的栅极相连后再与Q点相连。
[0028]为了进一步提高计算控制效果，本专利技术上述采用的计算电路包括第一控制模块、第二控制模块、读位线、第一输入端和第二输入端。
[0029]第一控制模块的第一端口和第二控制模块的第一端口均与6T存储单元中的Q点连接。第一控制模块的第二端口与第一输入端连接。第二控制模块的第二端口与第二输入端连接。第一控制模块的第三端口与第二控制模块的第三端口连接。第一控制模块的第四端口和第二控制模块的第四端口均与读位线连接。
[0030]其中，第一控制模块包括：PMOS管P7和第一NMOS管N9。
[0031]PMOS管P7的栅极作为第一控制模块的第一端口与Q点连接。PMOS管P7的漏极与第一NMOS管N9的漏极连接。第一NMOS管N9的源极作为第一控制模块的第二端口与第一输入端INB连接。第一NMOS管N9本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于单比特存内计算的10T计算单元，其特征在于，包括：存储电路和计算电路；所述存储电路与所述计算电路连接；所述计算电路基于所述存储电路中存储的权重进行单比特权重运算。2.根据权利要求1所述的用于单比特存内计算的10T计算单元，其特征在于，所述存储电路为6T存储单元。3.根据权利要求2所述的用于单比特存内计算的10T计算单元，其特征在于，所述计算电路包括第一控制模块、第二控制模块、读位线、第一输入端和第二输入端；所述第一控制模块的第一端口和所述第二控制模块的第一端口均与所述6T存储单元中的权重存储点连接；所述第一控制模块的第二端口与所述第一输入端连接；所述第二控制模块的第二端口与所述第二输入端连接；所述第一控制模块的第三端口与所述第二控制模块的第三端口连接；所述第一控制模块的第四端口和所述第二控制模块的第四端口均与所述读位线连接。4.根据权利要求3所述的用于单比特存内计算的10T计算单元，其特征在于，所述第一控制模块包括：PMOS管和第一NMOS管；所述PMOS管的栅极作为所述第一控制模块的第一端口与所述权重存...

【专利技术属性】
技术研发人员：乔树山，黄茂森，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：