到多个定时域的访问制造技术

本发明专利技术涉及到多个定时域的访问。本文描述的示例涉及片上系统（SoC），其包括：集成到SoC中的多路转接器，其中该多路转接器包括一个或多个物理层（PHY）电路模块，并且该多路转接器要接收一个或多个时钟信号并基于时钟传送配置将该一个或多个时钟信号分发至该一个或多个PHY电路模块，以支持多个时钟分发方案。在一些示例中，该一个或多个时钟信号是接收自至少一个主机，包括以下中的一个或多个：中央处理单元（CPU）、图形处理单元（GPU）、加速器、存储器池、网络附接器具和/或存储装置。网络附接器具和/或存储装置。网络附接器具和/或存储装置。

【技术实现步骤摘要】
到多个定时域的访问

技术介绍

[0001]数据中心为连接互联网的装置提供计算资源。数据中心中的计算系统可以利用装置到装置连接进行装置间的通信。各种协议和标准规定了装置到装置连接的方式。开放计算项目（OCP）是一家参与为服务器、数据存储、机架和交换机设计装置到装置连接的组织。
[0002]图1示出了基于开放计算项目（OCP）NIC 3.0版本1.1.0（2021）的多主机联网系统，其中用于主机连接的各种快速外围组件互连（PCIe）配置（例如，x16（每个连接器16个PCIe通道）、x8（每个连接器8个PCIe通道）、x4（每个连接器4个PCIe通道）等）利用连接到平台电路板的多路转接器（multiplexer），并且多路转接器从一个或多个主机系统接收PCIe模拟基准时钟输入。为了使电路板支持2 x8或4 x4时钟信号的配置，实现平台级时钟多路转接器。例如，某些平台利用平台级时钟多路转接器来在同一基准板设计上支持2 x8时钟或4 x4时钟。此外，平台或其微控制器在各种平台配置之间切换，以支持x16、x8或x4配置。
[0003]图2的表概述了基于OCP NIC 3.0版本1.1.0的系统，其中多个主机连接到一个网络接口卡（NIC），该NIC支持通过NIC的物理层接口（PHY[0]到PHY[1]）与一个以上的主机进行PCIe连接。图2的表示出了支持多主机、加速器、存储（包括混合存储（例如，随机存取存储器、固态驱动器（SSD）和硬盘驱动器（HDD）的混合））以及混合系统的不同平台配置。在一些已知的实现中，支持这些不同的模式涉及电路板级的改变，诸如跳线或导线或唯一基准板的改变。
附图说明
[0004]图1示出了多主机联网系统。
[0005]图2示出了不同的基准时钟平台配置。
[0006]图3描绘了示例系统。
[0007]图4A描绘了提供从多个主机接收多个独立时钟信号的示例配置。
[0008]图4B描绘了提供从多个主机接收多个独立时钟信号的示例配置。
[0009]图4C描绘了提供从多个主机接收多个独立时钟信号的示例配置。
[0010]图4D描绘了提供将时钟信号分发到多个PHY的示例配置。
[0011]图4E描绘了网络接口装置的示例。
[0012]图5描绘了示例多路转接器系统。
[0013]图6A至6C描绘了示例配置。
[0014]图7描绘了示例过程。
[0015]图8描绘了示例系统。
具体实施方式
[0016]一些示例提供了集成到装置的半导体管芯或片上系统（SoC）中的多路转接器，该多路转接器支持从单个主机中央处理器（CPU）接收时钟以及从多个主机CPU接收独立的时钟。集成多路转接器可以支持来自单个主机的公共时钟设置（clocking）以及针对一装置接
口的来自多个主机的公共但独立的时钟设置。多路转接器、装置接口和装置可以集成在同一SoC中。集成多路转接器可以传送来自一个或多个主机系统的一个或多个时钟信号，并支持至少在OCP NIC 3.0版本1.1.0（以及更早版本、更晚版本及其衍生版本）中阐述的配置。具有一组电路板信号路由的平台可以支持具有从一个或多个主机装置到装置接口的物理层接口（PHY）的单组时钟路由的多个时钟路由配置。一些示例可以利用集成多路转接器向装置接口提供时钟信号，可以在不同的时钟路由选项之间变化。不需要改变在一个或多个CPU和装置SoC之间提供连接的电路板以支持不同的时钟路由选项，但是在一些示例中，电路板可以被修改以支持不同的时钟路由选项。
[0017]图3描绘了示例系统。平台电路板300可包括印刷电路板（PCB）、母板或具有传导连接器（conductive connector）的其他电路板，传导连接器经由电信号和/或光信号在主机CPU0 302
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0至主机CPU N
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1 302
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N
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1以及网络接口装置310之间提供通信。主机CPU0 302
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0至主机CPU N
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1 302
‑
N
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1中的一个或多个可包括一个或多个处理器、中央处理单元（CPU）、核、图形处理单元（GPU）、通用GPU（GPGPU）、加速器、现场可编程门阵列（FPGA）、专用集成电路（ASIC）、可编程硬件器件、存储器和互连器件。注意，主机CPU0 302
‑
0至主机CPU N
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1 302
‑
N
‑
1中的一个或多个可执行虚拟机、容器、微服务、无服务器应用或服务网格，并访问网络接口装置310来发送或接收分组。
[0018]在一些示例中，时钟生成器306
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0至306
‑
N
‑
1可向主机CPU0 302
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0至主机CPU N
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1 302
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N
‑
1的相应装置接口304
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0至304
‑
N
‑
1提供时钟信号。时钟生成器306
‑
0至306
‑
N
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1可以经由平台电路板300传导联接至相应的主机CPU0 302
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0至主机CPU N
‑
1 302
‑
N
‑
1，或者可以集成到主机CPU0 302
‑
0至主机CPU N
‑
1 302
‑
N
‑
1中。
[0019]根据本文所述的配置，多路转接器312可将时钟信号提供到装置接口314中，且所提供的时钟信号是基于来自主机CPU0 302
‑
0至主机CPU N
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1 302
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N
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1的一个或多个基准时钟信号。来自主机CPU0 302
‑
0至主机CPU N
‑
1 302
‑
N
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1的一个或多个基准时钟信号可以用于装置接口314的一个或多个PCIe链路或通道。
[0020]网络接口装置310可以实现为片上系统（SoC），并与多路转接器312和装置接口314集成在单个电路上。在一些示例中，主机CPU0 302
‑
0至主机CPU N
‑
1 302
‑
N
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1可以使用嵌入式多管芯互连桥（EMIB）通信联接至网络接口装置310。在一些示例中，网络接口装置310和多路转接器312可以形成在同一个硅基半导体器件中。
[0021]网络接口装置310可包括以下中的一个或多个的功能：网络接口控制器（NIC）、启用远程直接存储器访问（RDMA）的NIC、智能NIC、路由器、交换机、转发元件、基础设施处理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：片上系统（SoC），其包括：集成到所述SoC中的多路转接器，其中所述多路转接器包括一个或多个物理层（PHY）电路模块，并且所述多路转接器要接收一个或多个时钟信号并基于时钟传送配置将所述一个或多个时钟信号分发至所述一个或多个PHY电路模块，以支持多个时钟分发方案。2.根据权利要求1所述的设备，其中，所述一个或多个时钟信号是接收自至少一个主机，包括以下中的一个或多个：中央处理单元（CPU）、图形处理单元（GPU）、加速器、存储器池、网络附接器具和/或存储装置。3.根据权利要求1所述的设备，其中，集成到所述SoC中的所述多路转接器要将第一时钟信号分发至多个PHY电路模块，并将第二时钟信号分发至第二多个PHY电路模块。4.根据权利要求1所述的设备，其中，集成到所述SoC中的所述多路转接器要：将第一时钟信号分发至第一PHY电路模块；将第二时钟信号分发至第二PHY电路模块；将第三时钟信号分发至第三PHY电路模块；并且将第四时钟信号分发至第四PHY电路模块。5.根据权利要求1所述的设备，其中，集成到所述SoC中的所述多路转接器要：将第一时钟信号分发至第一PHY电路模块和第二PHY电路模块，并且将第三时钟信号分发至第三PHY电路模块和第四PHY电路模块。6.根据权利要求1所述的设备，其中，集成到所述SoC中的所述多路转接器要：将第一时钟信号分发至第一PHY电路模块和第二PHY电路模块；将第二时钟信号分发至第三PHY电路模块；并且将第三时钟信号分发至第四PHY电路模块。7.根据权利要求1所述的设备，其中，集成到所述SoC中的所述多路转接器包括集成电路，其包括网络接口装置、所述多路转接器和装置接口。8.根据权利要求1所述的设备，其中，所述一个或多个PHY电路模块包括多路转接器和电路模块，以（a）接收来自主机系统的输入时钟信号或从另一PHY电路模块传送的时钟信号，以及（b）基于所述输入时钟信号或从所述另一PHY电路模块传送的时钟信号来输出时钟信号。9.根据权利要求1至8中的任一项所述的设备，其中，所述多路转接器要支持以下中的一个或多个：与单个主机中央处理单元（CPU）的公共时钟设置、与多个主机CPU的公共但独立的时钟设置、和/或用于混合存储装置的时钟设置。10.根据权利要求1至9中的任一项所述的设备，包括至少一个主机服务器，其中，所述至少一个主机服务器使用电路板传导联接至所述SoC，并且其中，所述至少一个主机服务器要用所述时钟传送配置来配置所述SoC。11.根据权利要求1至10中的任一项所述的设备，其中，集成到所述SoC中的所述多路转接器包括集成电路，其包括网络接口装置、所述多路转接器和装置接口，并且包括数据中心，其包括所述至少一个主机服务器，其中，所述数据中心包括要...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：