一种星载高速处理模块制造技术

本发明专利技术公开了一种星载高速处理模块，包括：供电模块：选择宇航级电源芯片，为模块上处理芯片、FPGA、DDR、FLASH器件供电；处理器：选择宇航用高速处理DSP芯片、用于模块核心计算部件；FPGA：选择高速FPGA用于高速数据交换与传输、选择宇航级高可靠，用于对刷新高速FPGA进行配置、刷新；FLASH：选择宇航级FLASH芯片，用于实现DSP、FPGA程序固化和加载功能；接口：选择一组符合VPX标准的高密度电连接器，用于模块接口连接。本发明专利技术可以满足星载实时处理。本发明专利技术可以满足星载实时处理。本发明专利技术可以满足星载实时处理。

【技术实现步骤摘要】
一种星载高速处理模块


[0001]本专利技术涉及星载实时处理技术，特别是一种星载高速处理模块。

技术介绍

[0002]星上对载荷原始数据进行在轨实时处理，能够有效缓解数传压力，提高载荷有效信息获取的时效性。星载实时处理模块需要对星载载荷多通道、高速率数据进行在轨实时处理，要求具备高速实时处理能力，同时满足空间辐射环境适应性。
[0003]目前现有星载在轨实时处理模块处理能力低，不具备实时处理能力，需要将数据下传到地面进行处理，不能实时获取载荷有效信息。因此，迫切需求开发一种具备高速处理能力的星载处理模块，满足星载实时处理的应用需求。

技术实现思路

[0004]针对现有技术中存在的问题，本专利技术提供了一种可以满足星载实时处理的应用需求的星载高速处理模块。
[0005]本专利技术的目的通过以下技术方案实现。
[0006]一种星载高速处理模块，包括：
[0007]供电模块：选择宇航级电源芯片，为模块上处理芯片、FPGA、DDR、FLASH器件供电；
[0008]处理器：选择宇航用高速处理DSP芯片、用于模块核心计算部件；
[0009]FPGA：选择高速FPGA用于高速数据交换与传输、选择宇航级高可靠，用于对刷新高速FPGA进行配置、刷新；
[0010]FLASH：选择宇航级FLASH芯片，用于实现DSP、FPGA程序固化和加载功能；
[0011]接口：选择一组符合VPX标准的高密度电连接器，用于模块接口连接。
[0012]所述处理器具体为采样两片或四片国产宇航高性能DSP芯片，DSP芯片采用对等设计，包括：
[0013]DSP互联：DSP芯片间采用SRIO互联，用于模块内DSP间高速数据传输，每片DSP有1组x4 SRIO连接到高速FPGA，用于与外部的数据高速交换；
[0014]DSP挂接存储器：每片DSP处理器外接大容量宇航级DDR芯片为数据存储器。
[0015]所述FPGA具体包括：
[0016]高速FPGA：采样高速FPGA用于高速数据交换与传输，设计6组x4 SRIO，其中4组x4 SRIO接口用于连接DSP芯片进行板内数据交换，另外2组x4 SRIO接口用于对外数据交换；
[0017]刷新FPGA：选择高可靠宇航级FPGA，对高速FPGA进行配置、刷新，提高单粒子翻转能力。
[0018]所述FLASH具体包括：
[0019]选择三片宇航级FLASH芯片，用于存储DSP、FPGA程序和数据，上电后对DSP、FPGA进行程序加载，同时对于FLASH进行三模设计，提高抗单粒子翻转能力。
[0020]相比于现有技术，本专利技术的优点在于：采样国产化宇航用高速DSP芯片进行运算，
实时处理能力强；采样国产化高速FPGA进行数据传输，数据吞吐能力大；采样高可靠性FPGA进行动态刷新、FLASH三模冗余设计，抗辐照能力强；满足星载高性能实时处理应用的需求。
附图说明
[0021]图1为本专利技术模块架构示意图。
[0022]图2为SRIO交换设计图。
[0023]图3为配置流程图。
[0024]图4为刷新流程图。
具体实施方式
[0025]一种星载高速处理模块，包括：
[0026](10)供电设计：选择宇航级电源芯片,为模块上处理芯片、FPGA、DDR、FLASH等器件供电；
[0027](20)处理器设计：选择宇航用高速处理DSP芯片、用于模块核心计算部件；
[0028](30)FPGA设计：选择高速FPGA用于高速数据交换与传输、选择宇航级高可靠，用于对刷新高速FPGA进行配置、刷新；
[0029](40)FLASH设计：选择宇航级FLASH芯片，用于实现DSP、FPGA程序固化和加载功能；
[0030](50)接口设计：选择一组符合VPX标准的高密度电连接器，用于模块接口连接。
[0031]所述(20)处理器设计具体为采样两片或四片国产宇航高性能DSP芯片作为处理器，DSP芯片采用对等设计，包括：
[0032](21)DSP互联：DSP芯片间采用SRIO互联，用于模块内DSP间高速数据传输，每片DSP有1组x4 SRIO连接到高速FPGA，用于与外部的数据高速交换；
[0033](22)DSP挂接存储器：每片DSP处理器外接大容量宇航级DDR芯片为数据存储器。
[0034]所述(30)FPGA设计具体包括：
[0035](31)高速FPGA：采样高速FPGA用于高速数据交换与传输，设计6组x4 SRIO，其中4组x4 SRIO接口用于连接DSP芯片进行板内数据交换，另外2组x4 SRIO接口用于对外数据交换；
[0036](32)刷新FPGA：选择高可靠宇航级FPGA，对高速FPGA进行配置、刷新，提高单粒子翻转能力。
[0037]所述(40)FLASH设计具体包括：
[0038]选择三片宇航级FLASH芯片，用于存储DSP、FPGA程序和数据，上电后对DSP、FPGA进行程序加载，同时对于FLASH进行三模设计，提高抗单粒子翻转能力。
[0039]下面结合图1、图2、图3、图4进一步详细描述星载高速处理模块电源、处理器、FPGA高速SRIO交换设计、FPGA配置设计、FPGA刷新设计、FLASH三模冗余。
[0040]电源：采用宇航级开关电源模块，该电源模块效率可达85％，输出电流最大16A，输出电压0.8V
‑
3.3V可调，通过控制电源使能脚调整上电顺序。
[0041]处理器：如图1所示，采样4片国产宇航FT
‑
M6678(A、B、C、D)DSP芯片，4片DSP采用对等设计，每片DSP外接2GB DDR作为数据存储器，DSP芯片间采用SRIO互联，用于模块内DSP间高速数据传输，每片DSP有1组x4 SRIO连接到高速FPGA，用于与外部的数据高速交换。
[0042]FPGA高速SRIO交换设计：如图2所示，SRIO交换主要分为三部分：SRIO物理层接口(6个)、数据包缓冲、交换逻辑CrossBar；SRIO接口接收到数据包以后，进入数据包缓冲，然后查询路由表，经过CrossBar将数据包转发至相应的出口SRIO端口。
[0043]FPGA配置设计：配置是向FPGA载入配置比特流的过程，如图3所示，主要包含如下步骤：设备上电、清空配置内存、设定配置模式、同步、设备ID检查、加载配置数据、CRC校验、设备启动序列。
[0044]FPGA刷新设计：刷新是抗单粒子有效措施，刷新流程在静态配置流程的基础上去掉了从上电到设置模式的过程，改成触发一次Abort；具体流程如图4所示。
[0045]FLASH三模冗余设计：刷新FPGA外接3片NOR FLASH，存放高速FPGA的配置文件、DSP处理程序，由刷新FPGA实现对高速FPGA、DSP的进行程序加载，为提高可靠性，同本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种星载高速处理模块，其特征在于，包括：供电模块：选择宇航级电源芯片，为模块上处理芯片、FPGA、DDR、FLASH器件供电；处理器：选择宇航用高速处理DSP芯片、用于模块核心计算部件；FPGA：选择高速FPGA用于高速数据交换与传输、选择宇航级高可靠，用于对刷新高速FPGA进行配置、刷新；FLASH：选择宇航级FLASH芯片，用于实现DSP、FPGA程序固化和加载功能；接口：选择一组符合VPX标准的高密度电连接器，用于模块接口连接。2.根据权利要求1所述的星载高速处理模块，其特征在于，所述处理器具体为采样两片或四片国产宇航高性能DSP芯片，DSP芯片采用对等设计，包括：DSP互联：DSP芯片间采用SRIO互联，用于模块内DSP间高速数据传输，每片DSP有1组x4 SRIO连接到高速FPG...

【专利技术属性】
技术研发人员：郑志彬，沈辉，王洪剑，田雨，赵越，张韬，
申请(专利权)人：中国电子科技集团公司第十四研究所，
类型：发明
国别省市：