一种逻辑真值表获取方法、装置、电子设备及存储介质制造方法及图纸

本申请涉及一种逻辑真值表获取方法、装置、电子设备及存储介质，属于集成电路技术领域。该逻辑真值表获取方法，包括：从网表中找到寄存器阵列，所述寄存器阵列包括多个寄存器；从网表中找到用于控制各个寄存器的使能信号；改变地址控制信号的值，并基于不同地址控制信号下的各个使能信号，得到逻辑真值表，所述逻辑真值表包含各个使能信号与地址控制信号的对应关系，用于确定每个使能信号对应的寄存器。该方法可以自动从网表中找到与寄存器阵列相关的使能信号，并改变地址控制信号的值，基于不同地址控制信号下的各个使能信号，得到逻辑真值表，改善了人工获取寄存器阵列的逻辑真值表所存在的效率低及容易出错的问题。值表所存在的效率低及容易出错的问题。值表所存在的效率低及容易出错的问题。

【技术实现步骤摘要】
一种逻辑真值表获取方法、装置、电子设备及存储介质


[0001]本申请属于集成电路
，具体涉及一种逻辑真值表获取方法、装置、电子设备及存储介质。

技术介绍

[0002]随着大规模集成电路的普及与应用，须尽可能缩小芯片面积，降低成本。随着工艺尺寸的不断缩小，成本呈指数增长，减少面积的优势愈发突出。如今，片上系统(System On Chip，SOC)上存储单元占了70％至80％的面积，甚至更多，减少存储单元的面积能大幅度减少芯片的面积，降低成本。寄存器矩阵存储相对于存储器存储具有速度快、面积小等特点，运用越来越广泛。
[0003]当前主要采用人工的方式，获取芯片中寄存器阵列的逻辑真值表。但是对于高性能芯片(高性能芯片中的寄存器阵列(m*n)的深度是很深的)来说，采用人工获取逻辑真值表的方式虽然可行，但是工作量较大，且容易出错。

技术实现思路

[0004]鉴于此，本申请的目的在于提供一种逻辑真值表获取方法、装置、电子设备及存储介质，以改善人工获取寄存器阵列的逻辑真值表所存在的效率低及容易出错的问题。
[0005]本申请的实施例是这样实现的：
[0006]第一方面，本申请实施例提供了一种逻辑真值表获取方法，包括：从网表中找到寄存器阵列，所述寄存器阵列包括多个寄存器；从网表中找到用于控制各个寄存器的使能信号，所述使能信号受地址控制信号控制；改变所述地址控制信号的值，并基于不同所述地址控制信号下的各个使能信号，得到逻辑真值表，所述逻辑真值表包含各个使能信号与地址控制信号的对应关系，用于确定每个使能信号对应的寄存器。
[0007]本申请实施例中，通过自动从网表中找到寄存器阵列，然后再找到用于控制寄存器阵列中各个寄存器的使能信号，并自动改变地址控制信号的值，并基于不同地址控制信号下的各个使能信号，得到逻辑真值表，从而可以快速地得到逻辑真值表，由于整个过程均为机器按照脚本自动进行，无需人工干预，从而改善了人工获取寄存器阵列的逻辑真值表所存在的效率低及容易出错的问题。由于寄存器阵列(m*n)的深度m是很深的，采用人工的方式虽然可行，但是工作量较大，且容易出错。
[0008]结合第一方面实施例的一种可能的实施方式，从网表中找到寄存器阵列，包括：基于寄存器命名规则从网表中找到寄存器矩阵。
[0009]本申请实施例中，基于寄存器命名规则可以快速的找到网表中的寄存器矩阵。
[0010]结合第一方面实施例的一种可能的实施方式，所述寄存器阵列与ICG连接；从网表中找到用于控制各个寄存器的使能信号，包括：找到所述寄存器矩阵中每个寄存器的时钟引脚PIN；从网表中找到与每个时钟引脚PIN相连接的ICG；找到网表中每个所述ICG的使能信号。
[0011]本申请实施例中，在找到寄存器阵列后，通过每个寄存器的时钟引脚PIN便可找到ICG，从而便可快速准确获取到对应的使能信号。
[0012]结合第一方面实施例的一种可能的实施方式，所述寄存器阵列与选择器连接；从网表中找到用于控制各个寄存器的使能信号，包括：找到所述寄存器矩阵中每个寄存器的数据输入引脚PIN；从网表中找到与每个数据输入引脚PIN相连接的选择器；找到网表中每个所述选择器的使能信号。
[0013]本申请实施例中，在找到寄存器阵列后，通过每个寄存器的数据输入引脚PIN便可找到选择器，从而便可快速准确获取到对应的使能信号。
[0014]结合第一方面实施例的一种可能的实施方式，从网表中找到用于控制各个寄存器的使能信号，包括：找到所述寄存器矩阵中每个寄存器的时钟引脚PIN；判断是否能从网表中找到与每个时钟引脚PIN相连接的ICG；在能从网表中找到与每个时钟引脚PIN相连接的ICG时，找到网表中每个所述ICG的使能信号。
[0015]结合第一方面实施例的一种可能的实施方式，在不能从网表中找到与每个时钟引脚PIN相连接的ICG时，所述方法还包括：从网表中找到与每个寄存器的数据输入引脚PIN相连接的选择器；找到网表中每个所述选择器的使能信号。
[0016]结合第一方面实施例的一种可能的实施方式，所述地址控制信号还用于控制所述寄存器阵列的逻辑地址；基于不同所述地址控制信号下的各个使能信号，得到逻辑真值表，包括：基于预设数据写功能函数和不同地址控制信号下的各个使能信号以及逻辑地址，得到逻辑真值表。
[0017]本申请实施例中，预设数据写功能函数包含写条件和写地址，由于数据写功能是由写条件(使能信号)和写地址(为逻辑地址中的一种)所组成的函数来决定的，只有当写条件和写地址均符合才能将数据写入寄存器，在数据成功写入寄存器的情况下，基于该函数便可反推出满足要求的地址控制信号，进而便可得到逻辑真值表。
[0018]结合第一方面实施例的一种可能的实施方式，所述地址控制信号包括k位二进制信号，k为大于等于1的整数，对应2
k
个使能信号；改变所述地址控制信号的值，并基于不同所述地址控制信号下的各个使能信号，得到逻辑真值表，包括：依次增加或减少所述k位二进制信号的数值，并根据所述2
k
个使能信号的变化情况，得到所述逻辑真值表。
[0019]本申请实施例中，通过依次增加或减少k位二进制信号的数值，并观察2
k
个使能信号中值发生变化的使能信号，进而根据2
k
个使能信号的变化情况便可快速得到逻辑真值表。第二方面，本申请实施例还提供了一种逻辑真值表获取装置，包括：获取模块和处理模块；获取模块，用于从网表中找到寄存器阵列，所述寄存器阵列包括多个寄存器，以及从网表中找到用于控制各个寄存器的使能信号，所述使能信号受地址控制信号控制；处理模块，用于改变所述地址控制信号的值，并基于不同所述地址控制信号下的各个使能信号，得到逻辑真值表，所述逻辑真值表包含各个使能信号与地址控制线的对应关系。
[0020]第三方面，本申请实施例还提供了一种电子设备，包括：存储器和处理器，所述处理器与所述存储器连接；所述存储器，用于存储程序；所述处理器，用于调用存储于所述存储器中的程序，以执行上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的方法。
[0021]第四方面，本申请实施例还提供了一种计算机可读存储介质，其上存储有计算机
程序，所述计算机程序被处理器运行时，执行上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的方法。
附图说明
[0022]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。
[0023]图1示出了本申请实施例提供的一种逻辑真值表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种逻辑真值表获取方法，其特征在于，包括：从网表中找到寄存器阵列，所述寄存器阵列包括多个寄存器；从网表中找到用于控制各个寄存器的使能信号，所述使能信号受地址控制信号控制；改变所述地址控制信号的值，并基于不同所述地址控制信号下的各个使能信号，得到逻辑真值表；所述逻辑真值表包含各个使能信号与地址控制信号的对应关系，用于确定每个使能信号对应的寄存器。2.根据权利要求1所述的方法，其特征在于，从网表中找到寄存器阵列，包括：基于寄存器命名规则从网表中找到寄存器矩阵。3.根据权利要求1所述的方法，其特征在于，所述寄存器阵列与ICG连接；从网表中找到用于控制各个寄存器的使能信号，包括：找到所述寄存器矩阵中每个寄存器的时钟引脚PIN；从网表中找到与每个时钟引脚PIN相连接的ICG；找到网表中每个所述ICG的使能信号。4.根据权利要求1所述的方法，其特征在于，所述寄存器阵列与选择器连接；从网表中找到用于控制各个寄存器的使能信号，包括：找到所述寄存器矩阵中每个寄存器的数据输入引脚PIN；从网表中找到与每个数据输入引脚PIN相连接的选择器；找到网表中每个所述选择器的使能信号。5.根据权利要求1所述的方法，其特征在于，从网表中找到用于控制各个寄存器的使能信号，包括：找到所述寄存器矩阵中每个寄存器的时钟引脚PIN；判断是否能从网表中找到与每个时钟引脚PIN相连接的ICG；在能从网表中找到与每个时钟引脚PIN相连接的ICG时，找到网表中每个所述ICG的使能信号。6.根据权利要求5所述的方法，其特征在于，在不能从网表中找到与每个时钟引脚PIN相连接的ICG时，所述方法还包括：从网表中找到与每个寄存器的数据输入引脚PIN相连接的选择器；找到网表中每个所述选择器的使能信号。7.根...

【专利技术属性】
技术研发人员：王毓千，梁洪昌，晋大师，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：