异步桥、SOC、电子组件、电子设备及芯片设计方法技术

本公开涉及集成电路技术领域，提供一种异步桥、SOC、电子组件、电子设备及芯片设计方法，旨在不影响数据传输速度的情况下，尽量减小FIFO存储器的所占面积。其中，异步桥包括数据通道，数据通道包括设置在第一时钟域的FIFO存储器，FIFO存储器用于存储等待被搬运至第二时钟域的数据，FIFO存储器的深度大于等于D，D=Wd+Rd+Gd+1，Wd是设置在第一时钟域的第一同步器的拍数，Rd是设置在第二时钟域的第二同步器的拍数，Gd是设置在第一时钟域的用于缓存第一格雷码的第一寄存器的个数，第一格雷码是由写指针映射成的格雷码。针映射成的格雷码。针映射成的格雷码。

【技术实现步骤摘要】
异步桥、SOC、电子组件、电子设备及芯片设计方法


[0001]本公开涉及集成电路
，尤其涉及一种异步桥、SOC、电子组件、电子设备及芯片设计方法。

技术介绍

[0002]在现代SOC系统中，由于系统架构过于庞大，对整个系统进行综合和物理实现变得非常困难。常见的解决方案是根据功能将SOC划分为多个分区。每个分区独立进行综合或物理实现，最后会将多个分区拼接在一起。
[0003]分区与分区之间的接口分为同步时序和异步时序这两种类型，对于异步时序而言，其可能是由于两个分区的时钟域不同而导致的。当总线跨越两个分区的边界时，为了消除异步时序带来的影响，通常需要由异步桥连接两个不同的分区。异步桥中包括一个或多个数据通道，每个数据通道中设置有用于缓存数据的FIFO存储器。FIFO存储器的深度是两个分区之间的数据传输性能的重要影响因素，如果FIFO存储器的深度偏小，会影响两个分区之间的数据传输速度，但如果FIFO存储器的深度偏大，又会增大异步桥的物理实现面积。

技术实现思路

[0004]本公开的目的是提供一种异步桥、SOC、电子组件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种异步桥，所述异步桥包括数据通道，所述数据通道包括设置在第一时钟域的FIFO存储器，所述FIFO存储器用于存储等待被搬运至第二时钟域的数据，所述FIFO存储器的深度大于等于D，D=Wd+Rd+Gd+1，所述Wd是设置在所述第一时钟域的第一同步器的拍数，所述Rd是设置在所述第二时钟域的第二同步器的拍数，所述Gd是设置在所述第一时钟域的用于缓存第一格雷码的第一寄存器的个数，所述第一格雷码是由写指针映射成的格雷码。2.根据权利要求1所述的异步桥，所述FIFO存储器的深度等于D。3.根据权利要求1所述的异步桥，所述第一时钟域的时钟频率与所述第二时钟域的时钟频率相等。4.根据权利要求1所述的异步桥，所述数据通道为AXI总线的写数据通道，或者所述数据通道为AXI总线的读数据通道。5.根据权利要求4所述的异步桥，所述异步桥还包括两个地址通道，每个地址通道的FIFO存储器的深度均小于所述数据通道的FIFO存储器的深度；所述两个地址通道分别是AXI总线的写地址通道和读地址通道。6.根据权利要求5所述的异步桥，所述异步桥还包括AXI总线的写响应通道，所述写响应通道的FIFO存储器的深度小于每个地址通道的FIFO存储器的深度。7.根据权利要求1所述的异步桥，所述数据通道还包括设置在所述第一时钟域的第一格雷码映射模块、所述第一寄存器、所述第一同步器和第一比较器，以及设置在所述第二时钟域的第二格雷码映射模块、第二寄存器、所述第二同步器和第二比较器；所述第一格雷码映射模块用于将写指针映射成第一格雷码，所述第二格雷码映射模块用于将读指针映射成第二格雷码；所述第一格雷码依次经过所述第一寄存器和所述第二同步器后输入所述第二比较器，所述第二格雷码经过...

【专利技术属性】
技术研发人员：宋天阳，
申请(专利权)人：北京象帝先计算技术有限公司，
类型：发明
国别省市：