基于栅控忆阻器的可重构存算一体逻辑门电路制造技术

本发明专利技术提供一种基于栅控忆阻器的可重构存算一体逻辑门电路，包括输入模块、输出模块、分压模块和栅控忆阻器；其中，输入模块包括至少一个栅控忆阻器，输入模块用于接收输入信号，将输入信号转化为栅控忆阻器的高低阻态，以输出高低电位；输出模块包括至少一个栅控忆阻器，输出模块用于接收输入模块输出的高低电位，以输出逻辑计算的结果；分压模块包括至少一个特异性电阻，分压模块用于调整输入模块与输出模块在电路中的分压；栅控忆阻器用于通过导电细丝的形成与破坏实现高低阻态的转换与储存。本发明专利技术利用栅控忆阻器的特性，集成了不同逻辑操作，从而达到增加电路鲁棒性以及降低电路硬件代价的目的。电路硬件代价的目的。电路硬件代价的目的。

【技术实现步骤摘要】
基于栅控忆阻器的可重构存算一体逻辑门电路


[0001]本专利技术涉及数字电路领域，尤其涉及一种基于栅控忆阻器的可重构存算一体逻辑门电路。

技术介绍

[0002]如今，几乎所有的现代计算架构都是基于冯
·
诺依曼体系结构构建的，即算术逻辑单元与内存在物理上是分离的。在冯
·
诺依曼体系结构中，为了完成一个计算过程，数据需要频繁地在内存和算术逻辑单元之间进行传输，这就造成了冯
·
诺依曼瓶颈。而反观人脑，并没有这种存算分离的结构，神经元和神经突触是相互缠绕在一起的，是一种存算一体的结构。为了参考人脑的存算一体的模式，研究人员提出了存内逻辑运算的想法，来尝试改善冯诺依曼瓶颈的限制。2008年，忆阻器这种早在上世纪七十年代被理论预言的器件，首先被实现并发表于《自然》杂志。忆阻器是一种阻值可以根据流经它本身的电荷而改变的器件，因此有潜力可以同时完成计算和储存的任务。
[0003]研究人员已经提出了一种基于忆阻器插指结构的新型计算单元。在这类计算单元中，它们一般用电阻状态来表示逻辑状态。低电阻状态表示“0”，而高电阻状态表示“1”。然而，在其电路设计中，交叉开关阵列的每条位线(BL)上只能应用一个特定的补偿电阻，同一行的不同逻辑门必须共享相同的特定电阻，使得交叉开关阵列难以实现不同的逻辑操作。因此限制了内存计算的进一步发展。通过算法优化或多种电阻补偿的方法可以进一步优化内存计算单元。但前一种方法不通用，难以应用到更多应用中，后一种方法需要多个精心挑选的电阻，电路鲁棒性不理想。
[0004]综上，现有技术存在电路鲁棒性低、电路硬件代价高的问题。

技术实现思路

[0005]本专利技术提供一种基于栅控忆阻器的可重构存算一体逻辑门电路，用以解决现有技术中电路鲁棒性低、电路硬件代价高的缺陷，实现增加电路鲁棒性、降低电路硬件代价的效果。
[0006]本专利技术提供一种基于栅控忆阻器的可重构存算一体逻辑门电路，包括输入模块、输出模块、分压模块和栅控忆阻器；
[0007]其中，所述输入模块包括至少一个栅控忆阻器，所述输入模块的输入端与电源连接，所述输入模块的第一输出端与输出模块的输入端连接；所述输入模块用于接收输入信号，将输入信号转化为栅控忆阻器的高低阻态，以输出高低电位；
[0008]所述输出模块包括至少一个栅控忆阻器，所述输出模块用于接收输入模块输出的高低电位，以输出逻辑计算的结果；
[0009]所述分压模块与输入模块的第二输出端连接，所述分压模块包括至少一个特异性电阻，所述分压模块用于调整输入模块与输出模块在电路中的分压；
[0010]所述栅控忆阻器用于通过导电细丝的形成与破坏实现高低阻态的转换与储存。
[0011]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述栅控忆阻器包括：
[0012]调控背栅；
[0013]下极板，所述下极板设置在所述调控背栅上；
[0014]阻变层，所述阻变层设置在所述下极板上；
[0015]接触金属，所述接触金属设置在所述下极板上，并与所述阻变层不接触设置；
[0016]上极板，所述上极板设置在所述阻变层上。
[0017]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述栅控忆阻器通过导电细丝的形成与破坏实现高低阻态的转换与储存，具体包括：
[0018]在所述栅控忆阻器的调控背栅上施加背栅电压，所述背栅电压产生的电场穿透所述下极板，以调控所述阻变层中的导电细丝生长，通过所述导电细丝的形成与破坏实现高低阻态的转换与储存。
[0019]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，通过所述输入模块的栅控忆阻器的阻态状态与所述输出模块的栅控忆阻器的上、下极板电位差的联系实现包括与门、或门、非门、与非门中至少一项的逻辑操作。
[0020]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，通过对所述输入模块及输出模块的栅控忆阻器调控背栅施加不同栅极电压实现不同逻辑操作。
[0021]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述上极板采用活性金属材料制成。
[0022]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述阻变层采用绝缘材料制成。
[0023]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述下极板的材料为可导电的二维材料。
[0024]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述活性金属为Ag或Cu。
[0025]根据本专利技术提供的一种基于栅控忆阻器的可重构存算一体逻辑门电路，所述绝缘材料为HfO2、SiO2、Al2O3或TaO
x
。
[0026]本专利技术提供的基于栅控忆阻器的可重构存算一体逻辑门电路，包括输入模块、输出模块、分压模块和栅控忆阻器；其中，所述输入模块包括至少一个栅控忆阻器，所述输入模块的输入端与电源连接，所述输入模块的第一输出端与输出模块的输入端连接；所述输入模块用于接收输入信号，将输入信号转化为栅控忆阻器的高低阻态，以输出高低电位；所述输出模块包括至少一个栅控忆阻器，所述输出模块用于接收输入模块输出的高低电位，以输出逻辑计算的结果；所述分压模块与输入模块的第二输出端连接，所述分压模块包括至少一个特异性电阻，所述分压模块用于调整输入模块与输出模块在电路中的分压；所述栅控忆阻器用于通过导电细丝的形成与破坏实现高低阻态的转换与储存。本专利技术利用栅控忆阻器的特性，集成了不同逻辑操作，从而达到增加电路鲁棒性以及降低电路硬件代价的目的。
附图说明
[0027]为了更清楚地说明本专利技术或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1是本专利技术提供的基于栅控忆阻器的可重构存算一体逻辑门电路的结构示意图之一；
[0029]图2是本专利技术提供的基于栅控忆阻器的可重构存算一体逻辑门电路的结构示意图之二；
[0030]图3是本专利技术提供的栅控忆阻器的结构示意图；
[0031]图4是本专利技术提供的基于栅控忆阻器的可重构存算一体逻辑门电路一个实施例的可重构逻辑门电路与传统存内运算的对比图；
[0032]图5是专利技术提供的基于栅控忆阻器的可重构存算一体逻辑门电路一个实施例的通过栅控电压控制逻辑门形式的理论指导范式的限制要件；
[0033]图6是专利技术提供的基于栅控忆阻器的可重构存算一体逻辑门电路一个实施例的具有更高空间时间效率的全加法器结构图与施加电压步骤图。
[0034]附图标记：
[0035]100：栅控忆阻器；110：输入模块；120：输出模块；130：分压模块；101：上极板；102：阻变层；103：下极板本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于栅控忆阻器的可重构存算一体逻辑门电路，其特征在于，包括输入模块、输出模块、分压模块和栅控忆阻器；其中，所述输入模块包括至少一个栅控忆阻器，所述输入模块的输入端与电源连接，所述输入模块的第一输出端与输出模块的输入端连接；所述输入模块用于接收输入信号，将输入信号转化为栅控忆阻器的高低阻态，以输出高低电位；所述输出模块包括至少一个栅控忆阻器，所述输出模块用于接收输入模块输出的高低电位，以输出逻辑计算的结果；所述分压模块与输入模块的第二输出端连接，所述分压模块包括至少一个特异性电阻，所述分压模块用于调整输入模块与输出模块在电路中的分压；所述栅控忆阻器用于通过导电细丝的形成与破坏实现高低阻态的转换与储存。2.根据权利要求1所述的基于栅控忆阻器的可重构存算一体逻辑门电路，其特征在于，所述栅控忆阻器包括：调控背栅；下极板，所述下极板设置在所述调控背栅上；阻变层，所述阻变层设置在所述下极板上；接触金属，所述接触金属设置在所述下极板上，并与所述阻变层不接触设置；上极板，所述上极板设置在所述阻变层上。3.根据权利要求2所述的基于栅控忆阻器的可重构存算一体逻辑门电路，其特征在于，所述栅控忆阻器通过导电细丝的形成与破坏实现高低阻态的转换与储存，具体包括：在所述栅控忆阻器的调控背栅上施加背栅电压，所述背栅...

【专利技术属性】
技术研发人员：田禾，刘晏铭，潘周捷，
申请(专利权)人：清华大学，
类型：发明
国别省市：