向量乘加器的SRAM存内计算装置和电子设备制造方法及图纸

本申请实施例提供一种向量乘加器的SRAM存内计算装置和电子设备，涉及存内计算技术领域，可以简化存内计算装置的电路结构。存内计算装置包括：n个单比特输出模块，n＞1，每个单比特输出模块包括乘法单元，乘法单元包括存储器和乘法电路，乘法电路的第二乘法输入端电连接于存储器的输出端，乘法电路用于对第一乘法输入端和第二乘法输入端的数值进行乘法计算并通过乘法输出端输出结果至单比特输出模块的输出端；第一加法器，第一加法器包括n个第一加法输入端，第a个第一加法输入端电连接于第a个单比特输出模块的输出端，a的取值为1、2、

【技术实现步骤摘要】
向量乘加器的SRAM存内计算装置和电子设备


[0001]本申请涉及存内计算
，特别涉及一种向量乘加器的SRAM存内计算装置和电子设备。

技术介绍

[0002]基于传统冯诺依曼架构进行计算的方式，大量的性能功耗都用在了数据传输和读写上，效率比较低。基于上述问题，出现了存内计算(computing
‑
in
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memory，CIM) 架构，CIM架构将计算单元和存储单元集成于同一芯片，构成具有计算能力的存储单元，并在其中完成运算，这种极度近邻的布局消除了数据移动的延迟和功耗，改善了“存储墙”和“功耗墙”的问题，因此相对于传统架构的提高了计算能效比。但是，目前CIM架构的芯片，在计算较大数据量时，需要较为复杂的电路结构来实现功能。

技术实现思路

[0003]一种向量乘加器的SRAM存内计算装置和电子设备，可以简化存内计算装置的电路结构。
[0004]第一方面，提供一种向量乘加器的SRAM存内计算装置，包括：n个单比特输出模块，n＞1，每个单比特输出模块包括乘法单元，乘法单元包括存储器和乘法电路，乘法电路包括第一乘法输入端、第二乘法输入端和乘法输出端，第二乘法输入端电连接于存储器的输出端，乘法电路用于对第一乘法输入端和第二乘法输入端的数值进行乘法计算并通过乘法输出端输出结果至单比特输出模块的输出端；第一加法器，第一加法器为数字加法器，第一加法器包括n个第一加法输入端，第a个第一加法输入端电连接于第a个单比特输出模块的输出端，a的取值为1、2、
…
>、n；移位累加器，用于周期性对第一加法器的输出结果进行单比特移位累加计算。
[0005]在一种可能的实施方式中，每个单比特输出模块包括多路选通电路和m个乘法单元，m＞1，在每个单比特输出模块中，每个乘法输出端通过多路选通电路电连接于单比特输出模块的输出端。
[0006]在一种可能的实施方式中，对于同一个单比特输出模块，m个乘法单元的第一乘法输入端电连接于同一个初始输入端。
[0007]在一种可能的实施方式中，每个多路选通电路包括m个选通开关，在每个单比特输出模块中，第j个选通开关串联于第j个乘法单元的乘法输出端与单比特输出模块的输出端之间，j的取值为0、1、2、
…
、m
‑
1；存内计算装置工作于m个周期，每个周期包括q个子周期；在第j个周期，每个多路选通电路中第q
‑1‑
j个选通开关导通；在每个周期的第k个子周期，初始输入端输入第q
‑1‑
k位数值，k的取值为0、1、2、
…
、 q
‑
1。
[0008]在一种可能的实施方式中，每个多路选通电路包括m个选通开关，在每个单比特输出模块中，第j个选通开关串联于第j个乘法单元的乘法输出端与单比特输出模块的输出端之间，j的取值为0、1、2、
…
、m
‑
1；存内计算装置工作于m个周期，每个周期包括q个子周期；在
第j个周期，初始输入端输入第q
‑1‑
k位数值，k的取值为0、 1、2、
…
、q
‑
1；在每个周期的第k个子周期，每个多路选通电路中第q
‑1‑
j个选通开关导通。
[0009]在一种可能的实施方式中，每个单比特输出模块包括p个第一多路选通电路和p 个乘法单元组，每个乘法单元组包括m个乘法单元，p＞1，m＞1，在每个单比特输出模块中，第b个乘法单元组中的每个乘法输出端通过第b个第一多路选通电路电连接于单比特输出模块的输出端，b的取值为1、2、
…
、p；每个单比特输出模块还包括p 个初始输入节点，在第b个乘法单元组中，m个乘法单元的第一乘法输入端电连接于第b个初始输入节点；每个单比特输出模块还包括第二多路选通电路，第二多路选通电路包括一个初始输入端和p个选通端，第b个选通端电连接于第b个初始输入节点；每个初始输入节点通过开关器件电连接于低电平输出端。
[0010]在一种可能的实施方式中，存内计算装置包括：m个输出模块组，m＞1，每个输出模块组均包括n个单比特输出模块和第一加法器，第c个输出模块组还包括移位器， c的取值为2、3、
…
、m，第c个输出模块组中移位器用于对第一加法器的输出结果进行c
‑
1比特的移位；第二加法器，第二加法器包括m个第二加法输入端，第1个输出模块组中第一加法器的输出端电连接于第1个第二加法输入端，第c个输出模块组中移位器的输出端电连接于第c个第二加法输入端；移位累加器具体用于，周期性对第二加法器的输出结果进行单比特移位累加计算。
[0011]在一种可能的实施方式中，存内计算装置还包括：n个初始输入端；对于每个输出模块组，第a个单比特输出模块中第一乘法输入端电连接于第a个初始输入端。
[0012]在一种可能的实施方式中，存内计算装置工作于m个周期；在第j个周期，初始输入端输入第q
‑1‑
k位数值，k的取值为0、1、2、
…
、q
‑
1；第1个第一加法器用于将从n个第一加法输入端得到的数值进行加法计算，并输出至第1个第二加法输入端；第c个第一加法器用于将从n个第一加法输入端得到的数值进行加法计算，并输出至第c个输出模组的移位器；第c个输出模组的移位器对输入的数值进行单比特移位并输出至第c个第二加法输入端。
[0013]在一种可能的实施方式中，每个单比特输出模块包括p个乘法单元，p＞1，在每个单比特输出模块中，每个乘法单元的乘法输出端电连接于单比特输出模块的输出端；存内计算装置还包括n个输入节点组，每个输入节点组包括p个初始输入节点，对于每个输出模块组，第a个单比特输出模块的第b个乘法单元的第一乘法输入端电连接于第a个输入节点组的第b个初始输入节点；存内计算装置还包括n个第二多路选通电路，每个第二多路选通电路包括一个初始输入端和p个选通端，第a个第二多路选通电路的第b个选通端电连接于第a个输入节点组的第b个初始输入节点；每个初始输入节点通过开关器件电连接于低电平输出端。
[0014]在一种可能的实施方式中，移位累加器还用于对移位累加计算的结果进行二进制补码计算。
[0015]在一种可能的实施方式中，乘法电路包括：第一晶体管，其第一端电连接于乘法输出端，其控制端电连接于第一乘法输入端；第二晶体管，其第一端电连接于第一晶体管的第二端，其第二端电连接于低电平输出端，其控制端电连接于第二乘法输入端；第一晶体管和第二晶体管为n型晶体管。
[0016]在一种可能的实施方式中，存储器包括：第三晶体管，其第一端电连接于高电平输
出端；第四晶体管，其第一端电连接于第三晶体管的第二端，其第二端电连接于低电平输出端，其控制端电连接于第三晶体管的控制端；第五晶体管，其第一端电连接于高电平输出端，其第二端为存储器的输出端，其控制端电连接于第三晶体管的第二端；第六晶体管，其第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种向量乘加器的SRAM存内计算装置，其特征在于，包括：n个单比特输出模块，n＞1，每个所述单比特输出模块包括乘法单元，所述乘法单元包括存储器和乘法电路，所述乘法电路包括第一乘法输入端、第二乘法输入端和乘法输出端，所述第二乘法输入端电连接于所述存储器的输出端，所述乘法电路用于对所述第一乘法输入端和所述第二乘法输入端的数值进行乘法计算并通过所述乘法输出端输出结果至所述单比特输出模块的输出端；第一加法器，所述第一加法器为数字加法器，所述第一加法器包括n个第一加法输入端，第a个所述第一加法输入端电连接于第a个所述单比特输出模块的输出端，a的取值为1、2、
…
、n；移位累加器，用于周期性对所述第一加法器的输出结果进行单比特移位累加计算。2.根据权利要求1所述的装置，其特征在于，每个所述单比特输出模块包括多路选通电路和m个所述乘法单元，m＞1，在每个所述单比特输出模块中，每个所述乘法输出端通过所述多路选通电路电连接于所述单比特输出模块的输出端。3.根据权利要求2所述的装置，其特征在于，对于同一个所述单比特输出模块，所述m个所述乘法单元的所述第一乘法输入端电连接于同一个初始输入端。4.根据权利要求3所述的装置，其特征在于，每个所述多路选通电路包括m个选通开关，在每个所述单比特输出模块中，第j个所述选通开关串联于第j个所述乘法单元的乘法输出端与所述单比特输出模块的输出端之间，j的取值为0、1、2、
…
、m
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1；所述存内计算装置工作于m个周期，每个所述周期包括q个子周期；在第j个所述周期，每个所述多路选通电路中第q
‑1‑
j个所述选通开关导通；在每个所述周期的第k个所述子周期，所述初始输入端输入第q
‑1‑
k位数值，k的取值为0、1、2、
…
、q
‑
1。5.根据权利要求3所述的装置，其特征在于，每个所述多路选通电路包括m个选通开关，在每个所述单比特输出模块中，第j个所述选通开关串联于第j个所述乘法单元的乘法输出端与所述单比特输出模块的输出端之间，j的取值为0、1、2、
…
、m
‑
1；所述存内计算装置工作于m个周期，每个所述周期包括q个子周期；在第j个所述周期，所述初始输入端输入第q
‑1‑
k位数值，k的取值为0、1、2、
…
、q
‑
1；在每个所述周期的第k个所述子周期，每个所述多路选通电路中第q
‑1‑
j个所述选通开关导通。6.根据权利要求1所述的装置，其特征在于，每个所述单比特输出模块包括p个第一多路选通电路和p个乘法单元组，每个所述乘法单元组包括m个所述乘法单元，p＞1，m＞1，在每个所述单比特输出模块中，第b个所述乘法单元组中的每个所述乘法输出端通过第b个所述第一多路选通电路电连接于所述单比特输出模块的输出端，b的取值为1、2、
…
、p；每个所述单比特输出模块还包括p个初始输入节点，在第b个所述乘法单元组中，所述m
个所述乘法单元的所述第一乘法输入端电连接于第b个所述初始输入节点；每个所述单比特输出模块还包括第二多路选通电路，所述第二多路选通电路包括一个初始输入端和p个选通端，第b个选通端电连接于第b个所述初始输入节点；每个所述初始输入节点通过开关器件电连接于低电平输出端。7.根据权利要求1所述的装置，其特征在于，包括：m个输出模块组，m＞1，每个所述输出模块组均包括所述n个单比特输出模块和所述第一加法器，第c个所述输出模块组还包括移位器，c的取值为2、3、
…
、m，第c个所述输出模块组中所述移位器用于对所述第一加法器的输出...

【专利技术属性】
技术研发人员：张钟宣，张海清，艾力，徐康健，
申请(专利权)人：杭州智芯科微电子科技有限公司，
类型：发明
国别省市：