一种运放失调的校准电路制造技术

一种运放失调的校准电路，其特征在于：所述电路包括失调运放、失调校准单元、比较器、逻辑单元、数模转换器和控制单元；其中，所述失调校准单元，输入端与所述数模转换器连接，输出端与所述失调运放连接，用于接收所述数模转换器输出的修调信号并生成差分信号对，以对所述失调运放的失调进行补偿校准；所述比较器、逻辑单元和数模转换器，依次连接，并通过控制单元连接至所述失调校准单元的输入端，与所述失调校准单元一同作为所述失调运放的反馈路径；所述控制单元，控制所述电路中所述失调运放的工作状态。本发明专利技术结构简单、元件少，仍能保持失调校准电路的准确程度，同时利用闭环加速运放输出电压的建立过程而大幅降低了校准所需的时间。时间。时间。

【技术实现步骤摘要】
一种运放失调的校准电路


[0001]本专利技术涉及集成电路领域，更具体地，涉及一种运放失调的校准电路。

技术介绍

[0002]目前，运放的失调电压是高性能运放电路设计过程中需要考虑的重要参数。通常来说，运放的失调电压主要是由芯片制造过程中器件布置无法完全对称、芯片封装过程中机械应力的影响导致的。
[0003]现有技术中，增加运放中MOS管的面积可以在一定范围内减小失调电压的影响，但是这种方法需要以倍数增加芯片面积、大幅增加MOS管寄生电容为代价。这种方法不仅降低了电路的运行速度，也提高了电路成本，降低了集成度。另外，这种方法对失调电压的校准存在一个极限，即当失调电压已经很小时，此时再通过增加面积的方法对失调电压降低的改善很小。
[0004]另外，现有技术中也存在通过电子学方法来消除失调电压的方法。例如，可以通过额外的失调校准单元、比较器、逻辑单元和数模转换器组成的失调校准电路来实现对运放失调电压的校准。然而，在这个过程中当失调电压很小时，运放的小信号响应速度会变得极慢，这导致失调电压的校准时间大幅增加。
[0005]因此，亟需一种新的运放失调的校准电路，既能够提高失调电压的校准速度，又能够确保校准的精确性。

技术实现思路

[0006]为解决现有技术中存在的不足，本专利技术的目的在于，提供一种运放失调的校准电路，通过在失调运放、失调校准单元、比较器、逻辑单元和数模转换器之间增加控制单元，以使得电路能够在闭环校准状态、开环校准状态和正常工作状态之间执行切换，从而实现电路的快速校准。
[0007]本专利技术采用如下的技术方案。
[0008]一种运放失调的校准电路，其中电路包括需要进行失调校准的运放、失调校准单元、比较器、逻辑单元、数模转换器和控制单元；失调校准单元，输入端与数模转换器连接，输出端与失调运放连接，用于接收数模转换器输出的修调信号并生成差分电流对，以对失调运放的失调进行补偿校准；比较器、逻辑单元和数模转换器，依次连接，并通过控制单元连接至失调校准单元的输入端，与失调校准单元一同作为失调运放的反馈路径；控制单元，控制电路中所述失调运放的工作状态。
[0009]优选地，控制单元控制失调运放的工作状态为闭环校准状态、开环校准状态和正常工作状态。
[0010]优选地，闭环校准状态，用于将运放设置为闭环反馈连接，以根据比较器的参考电压V
ref
建立失调运放的初始输出电压。
[0011]优选地，开环校准状态，用于将运放设置为开环，并接入反馈路径，以根据失调运
放的失调电压V
os
建立失调运放的输出电压V
out
。
[0012]优选地，闭环校准状态和开环校准状态交替切换，在每一个时钟周期内分别切换一次。
[0013]优选地，闭环校准状态的持续时间小于开环校准状态的持续时间。
[0014]优选地，闭环校准状态的持续时间由运放的压摆率和参考电压V
ref
的取值确定。
[0015]优选地，闭环校准状态和开环校准状态的切换次数由电路修调精度确定。
[0016]优选地，数模转换器用于生成电流校准信号或电压校准信号并发送至失调校准单元；当数模转换器生成电流校准信号时，失调校准单元直接将电流校准信号I
trim_p
和I
trim_n
作用于失调运放的第二级；当数模转换器生成电压校准信号时，失调校准单元的辅助输入对Aux Input接收电压校准信号V
trim_p
和V
trim_n
，并生成差分电流对。
[0017]优选地，当数模转换器生成电压校准信号时，失调运放中的失调校准单元还包括辅助输入对Aux Input和偏置控制管V
b
；其中，当电路工作于闭环校准状态时，所述辅助输入对Aux Input的栅极相互连接。
[0018]另外，在本专利技术中，失调运放的输入和输出有两种连接方式：
①
辅助输入对的正端输入和负端输入相互连接，主输入对的正端输入与比较器的参考电压Vref相连，主输入对的负端输入与失调运放的输出端相连；
②
主输入对的正端输入和负端输入相互连接，即开关S3闭合，辅助输入对的正端输入与比较器的参考电压Vref相连，辅助输入对的负端输入与失调运放的输出端相连。
[0019]优选地，失调运放的正相输入端分别通过开关S1与输入信号V
ip
、通过开关S6与比较器的参考电压V
ref
、通过开关S3与其负相输入端连接；失调运放的负相输入端分别通过开关S2与输入信号V
in
、通过开关S7与其输出端连接；失调运放的输出端分别通过开关S4生成输出电压V
out
，通过开关S5与反馈路径的输入端连接。
[0020]优选地，当电路工作于闭环校准状态时，控制单元中的开关S6、S7闭合，开关S1至S5断开；当电路工作于开环校准状态时，控制单元中的开关S3、S5闭合，开关S1、S2、S4、S6和S7断开；当电路工作于正常工作状态时，控制单元中的开关S1、S2和S4闭合，开关S3、S5、S6和S7断开。
[0021]优选地，当失调运放中包括辅助输入对Aux Input，且电路工作于闭环校准状态时，辅助输入对MOS管栅极连接；或者，控制单元中的开关S3、S6、S7闭合，开关S1、S2、S4、S5断开，并以辅助输入对Aux Input作为失调运放的输入端分别接收参考电压V
ref
和失调运放的输出电压V
out
。
[0022]本专利技术的有益效果在于，与现有技术相比，本专利技术中一种运放失调的校准电路，能够通过在运放、失调校准单元、比较器、逻辑单元和数模转换器之间增加控制单元，以使得电路能够在闭环校准状态、开环校准状态和正常工作状态之间执行切换，从而实现电路的快速校准。本专利技术方法结构简单、增加的元件少，仍然能够保持现有技术中失调校准电路的准确程度，利用闭环加速运放输出电压的建立过程而大幅降低了校准所需的时间。
附图说明
[0023]图1为本专利技术现有技术中一种运放失调的校准电路的结构示意图；
[0024]图2为本专利技术现有技术中一种运放失调的校准电路的一个实施例中失调运放的内
部结构示意图；
[0025]图3为本专利技术现有技术中一种运放失调的校准电路的另一实施例中失调运放的内部结构示意图；
[0026]图4为本专利技术中一种运放失调的校准电路的结构示意图；
[0027]图5为本专利技术中一种运放失调的校准电路中开环校准状态和闭环校准状态进行切换的示意图；
[0028]图6为本专利技术中一种运放失调的校准电路中闭环校准状态下校准逻辑示意图；
[0029]图7为本专利技术一种运放失调的校准电路运行于校准过程时电路中各点电压的曲线示意图；
[0030]图8为本专利技术中一种运放失调的校准电路中输出电压V...

【技术保护点】

【技术特征摘要】
1.一种运放失调的校准电路，其特征在于：所述电路包括失调运放、失调校准单元、比较器、逻辑单元、数模转换器和控制单元；其中，所述失调校准单元，输入端与所述数模转换器连接，输出端与所述失调运放连接，用于接收所述数模转换器输出的修调信号并生成差分电流对，以对所述失调运放的失调进行补偿校准；所述比较器、逻辑单元和数模转换器，依次连接，并通过控制单元连接至所述失调校准单元的输入端，与所述失调校准单元一同作为所述失调运放的反馈路径；所述控制单元，控制所述电路中所述失调运放的工作状态。2.根据权利要求1中所述的一种运放失调的校准电路，其特征在于：所述控制单元控制所述失调运放的工作状态为闭环校准状态、开环校准状态和正常工作状态。3.根据权利要求2中所述的一种运放失调的校准电路，其特征在于：所述闭环校准状态，用于将所述运放设置为闭环反馈连接，以根据参考电压V
ref
建立所述失调运放的初始输出电压。4.根据权利要求2中所述的一种运放失调的校准电路，其特征在于：所述开环校准状态，用于将所述运放设置为开环，并接入反馈路径，以根据所述失调运放的失调电压V
os
建立所述失调运放的输出电压V
out
。5.根据权利要求2中所述的一种运放失调的校准电路，其特征在于：所述闭环校准状态和开环校准状态交替切换，在每一个时钟周期内分别切换一次。6.根据权利要求5中所述的一种运放失调的校准电路，其特征在于：所述闭环校准状态的持续时间小于所述开环校准状态的持续时间。7.根据权利要求6中所述的一种运放失调的校准电路，其特征在于：所述闭环校准状态的持续时间由所述运放的压摆率和所述参考电压V
ref
的取值确定。8.根据权利要求7中所述的一种运放失调的校准电路，其特征在于：所述闭环校准状态和所述开环校准状态的切换次数由所述电路修调精度确定。9.根据权利要求1中所述的一种运放失调的校准电路，其特征在于：所述数模转换器用于生成电流校准信号或电压校准信号并发送至所述失调校准单元；当所述数模转换器生成电流校准信号时，所述失调校准单元直接将电流校准信号I
trim_p
和I
tri...

【专利技术属性】
技术研发人员：满雪成，付忠良，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：