印刷电路板的电路布局的电性连接体的制造方法技术

一种印刷电路板的电路布局的电性连接体的制造方法，包含有以下步骤：ａ）准备一基板，在其一面或二面上具有一导电层；ｂ）将该导电层制作为一电路布局，而该电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及ｃ）设置一绝缘层覆盖该电路布局的第二部分，但是让该第一部分暴露；如此，在增层制造法（ｂｕｉｌｄ－ｕｐ　　ｐｒｏｃｅｓｓ），该第一部分可为层间电性连接体（ｉｎｔｅｒｆａｃｉａｌ　　ｃｏｎｎｅｃｔｉｏｎｓ），亦可在该第一部分上电镀一层镍－金层，以做为电性连结垫（ｂｏｎｄｉｎｇ　　ｐａｄｓ）的用途。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是与电子工业有关，特别是关于一种。
技术介绍
在已知的印刷电路扳(printed circuit board，PCB)中，大多都具有电性连接体(connections)，例如用以连接多层印刷电路版(multi-layerPCB)层与层间的层间电性连接体(interfacial connections)，或是用以连接该印刷电路板的电路布局(conductor pattern)与其他电子元件或电路的互连电性连接体(interconnections)。一般已知的制作互连电性连接体的方法为将覆盖于电路布局的抗蚀罩(solder mask)的预定部位移除，藉以使部分的电路布局暴露，接着在电路布局暴露的部分上镀上一层镍-金层，此镍-金层即为业界俗称的“金手指(golden fingers)”，可由打线(wire bonding)与其他电子元件或电路连接。该镍-金层亦可为焊垫(bonding pads)，可以直接搭载(directchip attach，DCA)的方式与一裸晶(bare chip)连接。至于在制作层间电性连接体时，电镀法(plate method)是业界最普遍使用的方法。因此，在现有的(多层)印刷电路板上，我们常会发现镀通孔(plated through hole，PTH)、盲孔(blind hole)或埋孔(buried hole)。已知的电性连接体大多会占去较大的空间，而且在电镀微孔(platedvia)的二端会有端接面(lands)的设置，因此，电路布局中的二路的间距(pitch)被迫要加大。此不利于将PCB体积缩小的设计趋势。另外，电性连接体还有许多问题，例如微孔对准误差(registration errorof via)、微孔内胶渣的清除(cleaning the smear)、塞孔(hole filling)以有蚀薄铜(copper reduction)等问题。这些问题均会影响制程的良率。
技术实现思路
本专利技术的主要目的在于提供一种，其可减少电性连接体所占用的空间，本专利技术的次一目的在于提供一种，其可提高制程的良率。为达前述的专利技术目的，本专利技术所提供的，包含有下列步骤a)准备一基板，在其一面或二面上具有一导电层。b)将该导电层制作为一电路布局，而该电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及c)设置一绝缘层覆盖该电路布局的第二部分，但是让该第一部分暴露。其中该第一与该第二部分是先成形于该导电层上，然后将该导电层制作为该电路布局。其中先将该导电层制作为该电路布局，然后再在该电路布局上形成该第一与该第二部分。其中该第一与该第二部分的形成方式为将该导电层的预定部位移除一部分，使其变薄，如此，该导电层较薄的部分即形成该第二部分，而其余较厚的部分即形成该第一部分。其中该第一与该第二部分的形成方式为设置一抗蚀罩于该基板上，以覆盖该导电层，接着保角打开该抗蚀层的预定部位，使其形成微孔，接着在微孔中设置导电材料，使其与该导电层电性连接，最后移除该抗蚀罩，如此，设置于微孔中的导电材料即形成该第一部分，而其余的部分则为该第二部分。其中该第一与该第二部分的形成方式为将该电路布局的预定部位移除一部分，使其变薄，如此，该电路布局较薄的部分即形成该第二部分，而其余较厚的部分即形成该第一部分。其中该第一与该第二部分的形成方式为设置一抗蚀罩于该基板上，以覆盖该电路布局，接着保角打开该抗蚀罩的预定部位，使其形成微孔，接着在微孔中设置导电材料，使其与该电路布局电性连接，最后移除该抗蚀罩，如此，设置于微孔中的导电材料即形成该第一部分、而其余的部分则为该第二部分。其中包含有刷磨该绝缘层的表面使该电路布局的第一部分暴露于该绝缘层外。其中包含有蚀刻该绝缘层的表面使该电路布局的第一部分暴露于该绝缘层外。其中该包含有移除该绝缘层位于该第一部分上方的部分，使该电路布局的第一部分暴露于该绝缘层外，其中该电路布局的第一部分暴露于该绝缘层外是藉由控制该绝缘层的厚度，使该第一部分在该绝缘层设置于该基板上后，直接暴露于外。其中还包含有以下步骤设置一第二导电层于该绝缘层上，使其与该电路布局的第一部分电性连接；将该导电层制作为一第二电路布局，而该第二电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及设置一第二绝缘层覆盖该第二电路布局的第二部分，但是让该第一部分暴露。其中还包含有在该第一部分的被暴露的部分设置一镍-金层。其中该电路布局的第一部分的顶面与该绝缘层的表面呈平齐。其中该电路布局的第一部分的顶面高于该绝缘层的表面。其中该电路布局的第一部分的顶面低于该绝缘层的表面。其微孔中设置的导电材料可以是与其连接的电路布局具有相同抑或不同的等电性材料，亦即该电路布局的第一部分可能包含多种导电性材料。附图说明为进一步说明本专利技术的
技术实现思路
，以下结合实施倒及附图详细说明于后，其中图1是本专利技术较佳实施例的流程图；图2是本专利技术较佳实施例所提供的制程的步骤a的示意图；图3是本专利技术较佳实施例所提供的制程的步骤b的示意图； 图4是本专利技术较佳实施例所提供的制程的步骤c的示意图；图5是本专利技术较佳实施例的形成具有高低差的电路布局的第一种方法的示意图；图6至图9是本专利技术较佳实施例的形成具有高低差的电路布局的第二种方法的示意图；图10至图12是本专利技术较佳实施倒的电路布局的第一部分暴露于绝缘层外的三种态样的示意图；图13至图15是本专利技术较佳实施例应用于增层法的示意图，以及图16是本专利技术较佳实施例应用于制作金手指的示意图。具体实施例方式请参阅图1至图4所示，本专利技术较佳实施例所提供的，包含有下列步骤a)准备一基板10，在其一面具有一导电层20。请参阅图2，该基板10是以基板材料(base material)，例如多功能环氧树脂(multi-function epoxy resin)所制成。而该导电层20是为一铜箔。b)将该导电层20制作为一电路布局21，而该电路布局21具有第一部分22以及第二部分23，其中该第一与该第二部分22、23是具有高度差，且该第一部分22的高度为于该第二部分23。请参阅图3，已知的照相显影法(photochemical processes)施用于该导电层10，以移除不需要的部分，如此可形成一电路布局21。该电路布局21具有第一部分22以及第二部分23，其中该第一与该第二部分22、23是具有高度差，且该第一部分22的高度为于该第二部分23。在此，专利技术人提供以下二种在电路布局21上形成该第一与该第二部分22、23的方法b1)请参阅图5，首先提供一厚度较大的电路布局21在该基板上，接着将该电路布局21的预定部分移除，使其变薄(图中以虚线表示的部分)，如此，该电路布局21上较薄的部分即形成该第二部分23，而其余较厚的部分即为该第一部分22。b2)请参阅图6至图9，先在基板10上设置一抗蚀罩15，接着保角打开(conformal open)该抗蚀罩15的预定部位，以形成微孔16。接着在该等微孔16中电镀导电材料(铜)，以使电镀导电材料填满该等微孔16。最后再移除该抗蚀罩15。如此，该等电镀导电材料即形成第一部分22，而其余的部分即形成第二本文档来自技高网...

【技术保护点】
一种印刷电路板的电路布局的电性连接体的制造方法，其特征在于，包含有下列步骤：准备一基板，在其一面或二面上具有一导电层；将该导电层制作为一电路布局，而该电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该 第一部分的高度高于该第二部分，以及设置一绝缘层覆盖该电路布局的第二部分，但是让该第一部分暴露。

【技术特征摘要】

【专利技术属性】
技术研发人员：池万国，
申请(专利权)人：联测科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]