半导体器件制造技术

提供了一种半导体器件。该半导体器件包括：下纳米片；在下纳米片上的上纳米片；在基板上并提供在每个纳米片周围的栅电极；在第一栅电极和第二栅电极的第一侧的第一下源极/漏极区；在第一栅电极和第二栅电极的第二侧的第二下源极/漏极区；在第一下源极/漏极区上的第一上源极/漏极区；以及在第二下源极/漏极区上的第二上源极/漏极区。第二下源极/漏极区的第一长度大于第二上源极/漏极区的第二长度。长度大于第二上源极/漏极区的第二长度。长度大于第二上源极/漏极区的第二长度。

【技术实现步骤摘要】
半导体器件


[0001]本公开涉及一种半导体器件。

技术介绍

[0002]半导体器件的集成密度可以通过使用多栅晶体管来增加，在多栅晶体管中，在基板上形成鳍形状或纳米线形状的硅主体，并且在硅主体的表面上形成栅极。
[0003]因为这样的多栅晶体管使用三维沟道，所以很容易对其进行缩放。此外，可以在不增加多栅晶体管的栅极长度的情况下提高多栅晶体管的电流控制能力。此外，多栅晶体管可以有效地抑制沟道区的电位受漏极电压影响的短沟道效应(SCE)。

技术实现思路

[0004]一个或更多个实施方式提供了一种半导体器件，其具有这样的结构，其中下源极/漏极区和上源极/漏极区在垂直方向上堆叠，使得上源极/漏极区的长度比下源极/漏极区的长度短，从而提高了器件的集成度。
[0005]一个或更多个实施方式提供了一种半导体器件，其具有这样的结构，其中下源极/漏极区和上源极/漏极区在垂直方向上堆叠，使得电连接到下源极/漏极区的掩埋接触设置在上源极/漏极区下方，从而提高器件的集成度。
[0006]根据一实施方式的一方面，一种半导体器件包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：基板；多个下纳米片，在所述基板上并在第一水平方向上延伸，其中所述多个下纳米片在垂直方向上堆叠并彼此间隔开；多个上纳米片，在所述多个下纳米片上并在所述第一水平方向上延伸，其中所述多个上纳米片在所述垂直方向上堆叠并彼此间隔开；第一栅电极至第四栅电极，在所述基板上并且在与所述第一水平方向不同的第二水平方向上延伸，其中所述第一栅电极至所述第四栅电极提供在所述多个下纳米片中的每个和所述多个上纳米片中的每个周围，所述第二栅电极在所述第二水平方向上与所述第一栅电极间隔开，所述第三栅电极在所述第一水平方向上与所述第一栅电极间隔开，所述第四栅电极在所述第二水平方向上与所述第三栅电极间隔开；第一下源极/漏极区，在所述第一栅电极和所述第二栅电极的第一侧；第二下源极/漏极区，在所述第一栅电极和所述第二栅电极的在所述第一水平方向上与所述第一侧相反的第二侧，其中所述第一栅电极和所述第二栅电极的所述第二侧面向所述第三栅电极和所述第四栅电极；第一上源极/漏极区，在所述第一下源极/漏极区上；第二上源极/漏极区，在所述第二下源极/漏极区上；以及层间绝缘层，在所述第一下源极/漏极区和所述第一上源极/漏极区之间以及在所述第二下源极/漏极区和所述第二上源极/漏极区之间，其中所述第二下源极/漏极区在所述第二水平方向上的第一长度大于所述第二上源极/漏极区在所述第二水平方向上的第二长度。2.根据权利要求1所述的半导体器件，其中所述第一下源极/漏极区包括在所述第一栅电极的所述第一侧的第三下源极/漏极区以及在所述第二栅电极的所述第一侧的第四下源极/漏极区，其中所述第二下源极/漏极区包括在所述第一栅电极的所述第二侧的第五下源极/漏极区以及在所述第二栅电极的所述第二侧的第六下源极/漏极区，其中所述第四下源极/漏极区在所述第二水平方向上与所述第三下源极/漏极区间隔开，以及其中所述第六下源极/漏极区在所述第二水平方向上与所述第五下源极/漏极区间隔开。3.根据权利要求2所述的半导体器件，还包括在所述第三下源极/漏极区和所述第四下源极/漏极区之间的掩埋接触，其中所述掩埋接触电连接到所述第三下源极/漏极区和所述第四下源极/漏极区中的每个，并且所述掩埋接触延伸到所述基板的内部。4.根据权利要求3所述的半导体器件，其中所述掩埋接触的至少一部分在所述第二水平方向上不与所述第一下源极/漏极区重叠。5.根据权利要求2所述的半导体器件，还包括：第一下源极/漏极接触，在所述第一栅电极的所述第二侧，并且电连接到所述第五下源极/漏极区；以及
第二下源极/漏极接触，在所述第二栅电极的所述第二侧，并且电连接到所述第六下源极/漏极区，其中所述第一下源极/漏极接触和所述第二下源极/漏极接触与所述第二上源极/漏极区间隔开。6.根据权利要求1所述的半导体器件，其中所述第一上源极/漏极区包括在所述第一栅电极的所述第一侧的第三上源极/漏极区和在所述第二栅电极的所述第一侧的第四上源极/漏极区，其中所述第二上源极/漏极区包括在所述第一栅电极的所述第二侧的第五上源极/漏极区和在所述第二栅电极的所述第二侧的第六上源极/漏极区，其中所述第四上源极/漏极区在所述第二水平方向上与所述第三上源极/漏极区间隔开，以及其中所述第六上源极/漏极区在所述第二水平方向上与所述第五上源极/漏极区间隔开。7.根据权利要求6所述的半导体器件，还包括：第一上源极/漏极接触，在所述第一栅电极和所述第二栅电极的所述第一侧，并且电连接到所述第三上源极/漏极区和所述第四上源极/漏极区中的每个；以及第二上源极/漏极接触，在所述第一栅电极和所述第二栅电极的所述第二侧，并且电连接到所述第五上源极/漏极区和所述第六上源极/漏极区中的每个。8.根据权利要求1所述的半导体器件，其中所述第一长度短于所述第二长度的三倍。9.根据权利要求1所述的半导体器件，其中所述多个下纳米片在NMOS区中，并且所述多个上纳米片在PMOS区中。10.一种半导体器件，包括：基板；多个下纳米片，在所述基板上并在第一水平方向上延伸，其中所述多个下纳米片在垂直方向上堆叠并彼此间隔开；多个上纳米片，在所述多个下纳米片上并在所述第一水平方向上延伸，其中所述多个上纳米片在所述垂直方向上堆叠并彼此间隔开；第一栅电极，在所述基板上并且在与所述第一水平方向不同的第二水平方向上延伸，其中所述第一栅电极提供在所述多个下纳米片中的每个和所述多个上纳米片中的每个周围；第二栅电极，在所述基板上并且在所述第二水平方向上延伸，其中所述第二栅电极在所述第二水平方向上与所述第一栅电极间隔开，并且所述第二栅电极提供在所述多个下纳米片中的每个和所述多个上纳米片中的每个周围；下源极/漏极区，在所述第一栅电极和所述第二栅电极的第一侧和第二侧；上源极/漏极区，在所述第一栅电极和所述第二栅电极的所述第一侧和所述第二侧在所述下源极/漏极区上；以及层间绝缘层，在所述下源极/漏极区和所述上源极/漏极区之间，...

【专利技术属性】
技术研发人员：李槿熙，金景洙，朴星一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：