【技术实现步骤摘要】
具有接触跨接线的集成电路
[0001]本申请是申请日为2018年2月8日的题为“具有接触跨接线的集成电路”的专利技术专利申请No.201810131037.6的分案申请。
[0002]优先权声明
[0003]本申请要求于2017年2月8日向韩国知识产权局提交的韩国专利申请号10
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2017
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0017676以及于2017年6月28日向韩国知识产权局提交的韩国专利申请号10
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2017
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0081831的优先权,其公开内容通过引用整体并入本文。
[0004]本专利技术构思涉及集成电路,尤其涉及标准单元、包括标准单元的标准单元库、集成电路以及用于设计集成电路的计算机实现方法和计算系统。
技术介绍
[0005]集成电路可以基于标准单元来设计。具体而言,可以通过布置定义集成电路的标准单元(标准单元“布置”)并布线标准单元来生成集成电路的布局。随着半导体工艺的设计规则变得更小,诸如图案大小之类的布局的方面可能变得更小,从而可以满足设计规则。具体地,在包括诸如finFET之类的鳍的集成电路的示例中,鳍的节距可能不得不减小,这又导致标准单元中的有源区具有更小的占用面积。因此,可以减小标准单元的“高度”(布局中的标准单元的尺寸)。
技术实现思路
[0006]根据本专利技术构思的一个方面,提供了一种集成电路,包括:第一有源区和第二有源区,均沿第一方向延伸;第一栅极线,沿与第一方向基本上垂直的第二方向跨过第一有源区和第二有源区 ...
【技术保护点】
【技术特征摘要】
1.一种集成电路,包括:衬底中的第一有源区和第二有源区,所述第一有源区和所述第二有源区沿第一方向延伸,沿第二方向彼此分离,并且位于第一水平面上;第一接触,设置在所述第一有源区上,并且位于与所述第一水平面不同的第二水平面上;以及第二接触,沿所述第一方向和所述第二方向延伸,与所述第一接触和所述第一有源区重叠,电耦接到所述第一接触,并且位于与所述第一水平面和所述第二水平面不同的第三水平面上。2.根据权利要求1所述的集成电路,还包括:第三接触,设置在所述第二有源区上,位于所述第二水平面上,并且电耦接到所述第二接触。3.根据权利要求1所述的集成电路,其中所述第一有源区包括:第一有源部分,对应于第一类型的第一晶体管的漏极;以及第二有源部分,对应于第一类型的第二晶体管的漏极或第一类型的第一晶体管的源极,并且所述第二有源区包括与不同于所述第一类型的第二类型的第三晶体管的漏极或源极相对应的有源部分。4.根据权利要求1所述的集成电路,其中所述第二接触包括:第一部分,沿所述第一方向延伸,与所述第一接触和所述第一有源区重叠;以及第二部分,沿所述第二方向延伸,电耦接到所述第一部分。5.根据权利要求4所述的集成电路,还包括:第三接触,设置在所述第二有源区上,位于所述第二水平面上,并电耦合到所述第二接触,其中,所述第二接触还包括:第三部分,沿所述第一方向延伸,沿所述第二方向与所述第一部分分离,电耦接到所述第一部分和所述第二部分,并且与所述第二有源区和所述第三接触重叠。6.根据权利要求4所述的集成电路,还包括:第一栅极线和第二栅极线,沿所述第二方向延伸,并且位于所述第二水平面上,所述第一栅极线和所述第二栅极线沿所述第一方向以规则间隔彼此分离;以及所述第二接触上的通孔,其中,所述第二接触的所述第二部分设置在所述第一栅极线和所述第二栅极线之间。7.根据权利要求6所述的集成电路,其中所述第一接触是晶体管的源极接触或漏极接触之一,并且其中所述第一栅极线是PMOS栅极线,并且所述第二栅极线是NMOS栅极线。8.根据权利要求4所述的集成电路,还包括:第一栅极线,沿所述第二方向延伸,并且位于所述第二水平面上;以及所述第二接触上的通孔,其中,所述第二接触的所述第二部分设置在所述第一栅极线上方。9.根据权利要求1所述的集成电路,其中所述集成电路是与或非逻辑电路的一部分。
10.根据权利要求1所述的集成电路,其中所述第二接触具有L形、H形、T形或I形。11.根据权利要求1所述的集成电路,还包括:第一金属图案,至少沿所述第一方向延伸,位于与所述第一水平面、所述第二水平面和所述第三水平面不同的第四水平面上,并且至少与所述第一接触或所述第二接触重叠。12.根据权利要求11所述的集成电路,还包括:第一通孔,将所述第一金属图案耦接到所述第一接触,所述第一通孔在所述第一金属图案和所述第一接触之间;以及第二通孔,将所述第一金属图案耦接到所述第二接触,所述第二通孔在所述第一金属图案和所述第二接触之间。13.根据权利要求1所述的集成电路,还包括:电源轨,至少沿所述第一方向延伸,位于与所述第一水平面、所述第二水平面和所述第三水...
【专利技术属性】
技术研发人员:都桢湖,宋泰中,李昇映,郑钟勋,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:
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