上电复位电路和片上系统技术方案

本发明专利技术公开了一种上电复位电路和片上系统，所述上电复位电路包括：电压比较单元和比较电压产生单元；所述比较电压产生单元的输出和所述电压比较单元的输入电连接；所述比较电压产生单元，用于产生比较电压并将所述比较电压输入至所述电压比较单元中；所述电压比较单元，用于接收所述比较电压并输出低电平或高电平，以完成上电复位。本发明专利技术的上电复位电路为了减小阈值电压受工艺及温度偏差的影响，采用改进的带隙基准源结构；同时，设计了带迟滞功能的双阈值电压检测电路，减小了电源噪声对电路输出的干扰，提高了复位电路的可靠性，从而提高了上电复位的准确度、可靠性、降低了片上系统上电复位的离散度。系统上电复位的离散度。系统上电复位的离散度。

【技术实现步骤摘要】
上电复位电路和片上系统


[0001]本专利技术涉及集成电路领域，尤其涉及一种上电复位电路和片上系统。

技术介绍

[0002]在Soc(片上系统)的设计中，POR(Power
‑
On Reset，上电复位电路)是必不可少的模块。在系统上电过程中，为了保证系统能够正确启动，上电复位电路需要提供一个内部的复位信号对逻辑电路进行初始化，直到电源电压稳定到系统规定的正常工作电压后撤销该复位信号，此时对应的电源电压值，即上电阈值电压记为U
POR
。在掉电的过程中，当电源电压低于我们规定的芯片最低工作电压时，芯片主体部分停止工作，此时电压为U
PDR
。
[0003]常见的POR电路有两种，第一种架构如图4所示，该电路利用电容上的电压不能突变的原理，通过RC充电来产生复位信号，其中二极管的作用是在电源断电的瞬间将电容上积累的电荷迅速放掉，以便在下一次上电时能产生有效复位信号。采用这种简单结构的复位电路，其阈值电压受温度和工艺角的影响较大，并对电源上电和掉电的速度有一定要求。而且在大多数系统设计中，通常还需要低电压保护功能，即在系统正常工作阶段，如果电源电压过低，则仍需提供自动复位信号考虑到电源存在噪声，为了避免一些不必要的复位信号的产生，通常要求PDR小于POR。另一种架构是以电阻对电源电压进行分压再与基准电压相比较输出信号，通过延时部分释放，如图5所示。该电路利用电阻串对电源电压进行分压采样，并通过电压比较单元与电压基准源进行比较输出复位信号，因为阈值是与基准相比产生，所以POR的离散度相对较好，但因为要与基准电压比较，电路功能相对不独立，容易受到影响，另外要保证POR电路的可靠性，通常需要选在数十us级别。

技术实现思路

[0004]本专利技术要解决的技术问题是为了克服现有技术提供的上电复位电路准确度低、可靠性不高、离散度高的缺陷，提供一种上电复位电路和片上系统。
[0005]本专利技术是通过下述技术方案来解决上述技术问题：
[0006]本专利技术提供一种上电复位电路，所述上电复位电路包括：
[0007]电压比较单元和比较电压产生单元；
[0008]所述比较电压产生单元的输出和所述电压比较单元的输入电连接；
[0009]所述比较电压产生单元，用于产生比较电压并将所述比较电压输入至所述电压比较单元中；
[0010]所述电压比较单元，用于接收所述比较电压并输出低电平或高电平，以完成上电复位。
[0011]较佳地，所述比较电压产生电路包括第一NMOS管、N个第一二极管、M个第二二极管、第一电阻、第二电阻、第三电阻、第五电阻及第六电阻；
[0012]所述第五电阻的一端接电源，所述第五电阻的另一端与所述第二电阻的一端及第三电阻的一端电连接；
[0013]所述第二电阻的另一端分别与所述第一电阻的一端和所述第一NMOS管的漏极电连接；
[0014]N个所述第一二极管并联；
[0015]所述第一电阻的另一端与所述第一NMOS管的源极电连接；
[0016]每个第一二极管的一端均与所述第一电阻的另一端及所述第一NMOS管的源极电连接；
[0017]每个所述第一二极管的另一端及所述第三电阻均接地；
[0018]M个所述第二二极管并联；
[0019]所述第六电阻的一端接电源，所述第六电阻的另一端分别与每个所述第二二极管的一端电连接；
[0020]每个所述第二二极管的另一端均接地；
[0021]所述第六电阻和所述第五电阻阻值相同；
[0022]所述第一二极管和所述第二二极管参数相同；
[0023]N＞M＞0，且N、M均为整数。
[0024]较佳地，所述比较电压产生电路包括第一NMOS管、N个第一三极管、M个第二三极管、第一电阻、第二电阻、第三电阻、第五电阻及第六电阻；
[0025]所述第五电阻的一端接电源，所述第五电阻的另一端与所述第二电阻的一端及第三电阻的一端电连接；
[0026]所述第二电阻的另一端分别与所述第一电阻的一端和所述第一NMOS管的漏极电连接；
[0027]N个所述第一三极管并联；
[0028]所述第一电阻的另一端与所述第一NMOS管的源极电连接；
[0029]每个第一三极管的发射极均与所述第一电阻的另一端及所述第一NMOS管的源极电连接；
[0030]每个所述第一三极管的基极和集极及所述第三电阻均接地；
[0031]M个所述第二三极管并联；
[0032]所述第六电阻的一端接电源，所述第六电阻的另一端分别与每个所述第二三极管的发射极电连接；
[0033]每个所述第二三极管的基极和集极均接地；
[0034]所述第六电阻和所述第五电阻阻值相同；
[0035]所述第一三极管和所述第二三极管参数相同；
[0036]N＞M＞0，且N、M均为整数。
[0037]较佳地，所述比较电压产生电路还包括第四电阻；
[0038]所述第四电阻的一端和所述第六电阻的另一端电连接；所述第四电阻的另一端接地。
[0039]较佳地，所述电压比较电路包括第一PMOS管、第二PMOS管、第二NMOS管、第三NMOS管和第七电阻；
[0040]所述第一PMOS管的源极接电源；
[0041]所述第一PMOS管的栅极和所述第二PMOS管的栅极电连接；
[0042]所述第一PMOS管的漏极和所述第二NMOS管的漏极电连接；
[0043]所述第二PMOS管的漏极和所述第三NMOS管的漏极电连接；
[0044]所述第二PMOS管的源极和所述第三NMOS管的源极均与所述第七电阻的一端电连接；
[0045]所述第七电阻的另一端接地。
[0046]较佳地，所述上电复位电路还包括波形整形电路。
[0047]较佳地，所述波形整形电路包括反向器。
[0048]本专利技术还提供一种片上系统，所述片上系统包括如前述的上电复位电路。
[0049]本专利技术的积极进步效果在于：
[0050]本实施例公开了一种上电复位电路，该上电复位电路为了减小阈值电压受工艺及温度偏差的影响，采用改进的带隙基准源结构；同时，设计了带迟滞功能的双阈值电压检测电路，减小了电源噪声对电路输出的干扰，提高了复位电路的可靠性，从而提高了上电复位的准确度、可靠性、降低了片上系统上电复位的离散度。
附图说明
[0051]图1为本专利技术实施例1的上电复位电路的示意图。
[0052]图2为本专利技术实施例1的上电复位电路的瞬态仿真图。
[0053]图3为本专利技术实施例1的仿真数据示意图。
[0054]图4为本专利技术实施例1的第一常见上电复位电路的示意图。
[0055]图5为本专利技术实施例1的第二常见上电复位电路的示意图。
具体实施方式
[0056]下面通过实施例的方式进一步说明本专利技术，但并不因此将本专利技术限制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种上电复位电路，其特征在于，所述上电复位电路包括：电压比较单元和比较电压产生单元；所述比较电压产生单元的输出和所述电压比较单元的输入电连接；所述比较电压产生单元，用于产生比较电压并将所述比较电压输入至所述电压比较单元中；所述电压比较单元，用于接收所述比较电压并输出低电平或高电平，以完成上电复位。2.如权利要求1所述的上电复位电路，其特征在于，所述比较电压产生电路包括第一NMOS管、N个第一二极管、M个第二二极管、第一电阻、第二电阻、第三电阻、第五电阻及第六电阻；所述第五电阻的一端接电源，所述第五电阻的另一端与所述第二电阻的一端及第三电阻的一端电连接；所述第二电阻的另一端分别与所述第一电阻的一端和所述第一NMOS管的漏极电连接；N个所述第一二极管并联；所述第一电阻的另一端与所述第一NMOS管的源极电连接；每个第一二极管的一端均与所述第一电阻的另一端及所述第一NMOS管的源极电连接；每个所述第一二极管的另一端及所述第三电阻均接地；M个所述第二二极管并联；所述第六电阻的一端接电源，所述第六电阻的另一端分别与每个所述第二二极管的一端电连接；每个所述第二二极管的另一端均接地；所述第六电阻和所述第五电阻阻值相同；所述第一二极管和所述第二二极管参数相同；N＞M＞0，且N、M均为整数。3.如权利要求1所述的上电复位电路，其特征在于，所述比较电压产生电路包括第一NMOS管、N个第一三极管、M个第二三极管、第一电阻、第二电阻、第三电阻、第五电阻及第六电阻；所述第五电阻的一端接电源，所述第五电阻的另一端与所述第二电阻的一端及第三电阻的一端电连接；所述第二电阻的另一端分别与所述第一电阻的一...

【专利技术属性】
技术研发人员：薄春生，朱伟忠，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：