一种上电复位电路制造技术

本申请提供的一种上电复位电路，上电复位电路包括：电流镜像电路、第一电阻和补偿复位电压电路，其中，电流镜像电路的第一输入端和第二输入端均连接电源端；电流镜像电路的第一输出端通过第一电阻接地，电流镜像电路的第二输出端通过补偿复位电压电路接地，且第二输出端作为上电复位电压输出端。端作为上电复位电压输出端。端作为上电复位电压输出端。

【技术实现步骤摘要】
一种上电复位电路


[0001]本申请涉及电子电路
，涉及但不限于一种上电复位电路。

技术介绍

[0002]随着工艺技术的发展，片上系统(System On Chip，SOC)集成了超大规模集成电路，MOS(metal
‑
oxide semiconductor，金属氧化物半导体)管的数量达到亿级，SOC功能大幅度增加，但是在上电过程中，SOC的初始状态难以预料，给SOC带来了隐患。
[0003]SOC内部包含大量的模拟电路和数字电路，模拟电路和数字电路在上电之后是未知态，指令或数据都是错误的，上电复位电路(Power On Reset，POR)便是在上电过程中，为SOC提供复位信号，使得SOC所有电路均有确定的初始状态。参照图1所示，在电源电压Vdd上升到SOC可正常工作的电压阈值，即复位信号的最高电压Vrst,max之前，POR持续输出有效复位信号；当电源电压超过该电压阈值Vrst,max时，POR输出信号Vrst翻转为无效，复位无效，SOC开始正常工作。
[0004]在实际应用中，上电复位电路中包括一对电流镜，即包括晶体管M1和晶体管M2，用于处理产生的电流信号。在处理电流信号的过程中，晶体管M1和晶体管M2的导通电压Vsg会随着温度的升高和/或工艺的变化而减小，从而导致复位信号的最高电平Vrst,max减小，可能导致电路复位不成功，进而导致SOC失效。

技术实现思路

[0005]本申请的实施例提供一种上电复位电路，解决相关技术中晶体管M1和晶体管M2的导通电压Vsg会随着温度的升高和/或工艺的变化而减小，从而导致复位信号的最高电平Vrst,max减小，可能导致电路复位不成功的问题。
[0006]本申请的技术方案是这样实现的：
[0007]本申请实施例提供了一种上电复位电路，所述上电复位电路包括：电流镜像电路、第一电阻和补偿复位电压电路，其中，
[0008]所述电流镜像电路的第一输入端和第二输入端均连接电源端；
[0009]所述电流镜像电路的第一输出端通过所述第一电阻接地，所述电流镜像电路的第二输出端通过所述补偿复位电压电路接地，且所述第二输出端作为上电复位电压输出端。
[0010]上述方案中，所述补偿复位电压电路包括串联在所述第二输出端与地之间的第二电阻和第一晶体管。
[0011]上述方案中，所述第二输出端连接所述第二电阻的一端，所述第二电阻的另一端连接所述第一晶体管的第一端，所述第一晶体管的第二端和所述第一晶体管的第三端短接后接地。
[0012]上述方案中，所述第二输出端连接所述第一晶体管的第一端，所述第一晶体管的第二端和所述第一晶体管的第三端短接后连接所述第二电阻的一端，所述第二电阻的另一端接地。
[0013]上述方案中，所述电流镜像电路包括第二晶体管和第三晶体管，其中，所述第二晶体管的第一端和所述第三晶体管的第一端中的其中一个为所述第一输入端，另一个为所述第二输入端；所述第二晶体管的第二端连接所述第三晶体管的第二端连接，且所述第二晶体管的第二端连接所述第二晶体管的第三端，并作为所述第一输出端；所述第三晶体管的第三端作为所述第二输出端。
[0014]上述方案中，所述补偿复位电压电路包括第一晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管均为PMOS管，所述第一端为源端，所述第二端为栅端，所述第三端为漏端。
[0015]上述方案中，所述补偿复位电压电路包括第一晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管均为NMOS管，所述第一端为漏端，所述第二端为栅端，所述第三端为源端。
[0016]上述方案中，所述第三晶体管作为电流镜负载，其镜像电流来自所述第二晶体管。
[0017]上述方案中，所述第三晶体管的面积大于所述第二晶体管的面积。
[0018]上述方案中，所述上电复位电路还包括：施密特触发器和反相器，其中，所述施密特触发器的输入端连接所述上电复位电压输出端，所述施密特触发器的输出端连接所述反相器的输入端；所述反相器的输出端用于接集成电路内部电路；所述反相器用于完成反向功能，使输出信号恢复到逻辑电平值。
[0019]本申请提供的一种上电复位电路，电流镜像电路、第一电阻和补偿复位电压电路，其中，电流镜像电路的第一输入端和第二输入端均连接电源端；电流镜像电路的第一输出端通过第一电阻接地，电流镜像电路的第二输出端通过补偿复位电压电路接地，且第二输出端作为上电复位电压输出端，该电路通过设置补偿复位电压电路进行温度补偿，避免随温度和工艺变化时，上电复位电路输出的最高电平太低而导致芯片失效，同时，减小上电复位电压输出端输出的电压信号随温度变化和工艺变化的偏差，温度补偿效果好，上电复位电压偏差小，功耗低。
附图说明
[0020]图1为相关技术中提供的上电复位电路的电压复位的过程示意图；
[0021]图2为本申请实施例提供的上电复位电路的一种可选的电路图；
[0022]图3为本申请实施例提供的上电复位电路的另一种可选的电路图；
[0023]图4为本申请实施例提供的上电复位电路的又一种可选的电路图；
[0024]图5为本申请另一实施例提供的上电复位电路的一种可选的电路图；
[0025]图6为本申请另一实施例提供的上电复位电路的另一种可选的电路图；
[0026]图7为本申请另一实施例提供的上电复位电路的又一种可选的电路图；
[0027]图8为本申请又一实施例提供的上电复位电路的一种可选的电路图
[0028]图9为本申请又一实施例提供的上电复位电路的另一种可选的电路图。
具体实施方式
[0029]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是
本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0030]本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
[0031]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
[0032]本申请实施例提供一种上电复位电路，参照图2所示，图2示出的是一种上电复位电路的结构示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种上电复位电路，其特征在于，所述上电复位电路包括：电流镜像电路、第一电阻和补偿复位电压电路，其中，所述电流镜像电路的第一输入端和第二输入端均连接电源端；所述电流镜像电路的第一输出端通过所述第一电阻接地，所述电流镜像电路的第二输出端通过所述补偿复位电压电路接地，且所述第二输出端作为上电复位电压输出端。2.根据权利要求1所述的上电复位电路，其特征在于，所述补偿复位电压电路包括串联在所述第二输出端与地之间的第二电阻和第一晶体管。3.根据权利要求2所述的上电复位电路，其特征在于，所述第二输出端连接所述第二电阻的一端，所述第二电阻的另一端连接所述第一晶体管的第一端，所述第一晶体管的第二端和所述第一晶体管的第三端短接后接地。4.根据权利要求2所述的上电复位电路，其特征在于，所述第二输出端连接所述第一晶体管的第一端，所述第一晶体管的第二端和所述第一晶体管的第三端短接后连接所述第二电阻的一端，所述第二电阻的另一端接地。5.根据权利要求1所述的上电复位电路，其特征在于，所述电流镜像电路包括第二晶体管和第三晶体管，其中，所述第二晶体管的第一端和所述第三晶体管的第一端中的其中一个为所述第一输入端，另一个为所述第二输入端；所述第二晶体管的第二端连接所述第三晶体管的...

【专利技术属性】
技术研发人员：李永祥，刘炽锋，
申请(专利权)人：广州慧智微电子股份有限公司，
类型：发明
国别省市：