传输损耗小的电子电路制造技术

一种电子电路单元，经由由导体图案构成的传输线路（１０３）传输电能，将匹配电路（１０１）与功率放大器（１０２）的输出端连接。匹配电路（１０１）具备：第１导体图案（１４），设置在具有多个电介质层（１１～１３）的层叠基板（１０）的第１电介质层（１１）上，具有弯曲部（Ｐ１～Ｐ４）；第２导体图案（１５），与第１导体图案（１４）相对而设置在相邻的第２电介质层（１２）上；连接导体（１６～２０），设置在第１及第２导体图案（１４、１５）的至少弯曲部（Ｐ１～Ｐ４）上。从而能够等价地增厚构成传输线路的导体图案的导体厚度，降低电阻值，并且即使是具有弯曲部分的导体图案也能抑制由弯曲部分中的电场集中所引起的传输损耗。

【技术实现步骤摘要】

本专利技术涉及具有传输高频信号的传输线路的电子电路单元。
技术介绍
以往，为了在高频电路中不损耗电能地进行传输，通过匹配电路进行电路间的阻抗匹配(matching)。图6表示设置在功率放大器的输出级的匹配电路的结构例。匹配电路101设置在功率放大器102的输出端，功率放大器102的输出经由该匹配电路101的传输线路103传输到后级的负载。将由经由旁路电容器104而接地的供电线路105和输出电容器106构成的并联共振电路与晶体管107的集电极连接，另外在传输线路103的输出侧，串联设置一个电容器118，并且并联设置另一个电容器119。在上述匹配电路101中，介由供电线路105供给流过晶体管107的集电极/发射极之间的电流。此时，通过使由供电线路105以及输出电容器106构成的并联共振电路并联共振，阻抗变得无限大，能够使该并联共振电路中的电能损耗理想地变为零。此外，通过采用传输线路103和两个电容器118、119使功率放大器102的阻抗和与后极连接的负载的阻抗匹配，抑制电能的反射，能够使由阻抗失配引起的电能损耗消除。图7是表示由微波传输带线(microstrip line)构成传输线路103时的剖面结构的结构说明图。上面的导体111为传输线路103，下面的导体112接地。电介质基板113由多个电介质层113a～113c构成，在该电介质基板113上制作功率放大器102、晶体管107。然而，即使由匹配电路101阻抗匹配，由于与构成传输线路103的导体111所具有的电阻值对应的大小的电流流过传输线路103，因此不能使导体损耗完全消除。另一方面，由于具有小型化的要求，因此对于在电介质基板113的上面充分确保导体111的厚度以及宽度并降低电阻值具有限制。另外，可知在由多个电介质层构成的层叠基板的各基板面上设置有同一形状的导体图案，通过将形成在相邻层上的导体图案的两端由通孔并联连接，能够等价地增大导体厚度(例如参照专利文献1)。但是，为了以有限的空间高效地确保传输线路长度，优选使导体作成具有多个弯曲部的复杂形状(例如螺旋图案(spiral pattern))，但在高频电流流过具有上述弯曲部分的传输线路时，存在因电场集中在导体图案的弯曲部分，而导致传输损耗增大的问题。
技术实现思路
本专利技术正是鉴于上述问题提出的，其目的在于提供一种使构成传输线路的导体图案的导体厚度等价地变厚并能降低电阻值，并且即使是具有弯曲部分的导体图案，也能抑制由弯曲部分中的电场集中所引起的传输损耗的电子电路单元。本专利技术的电子电路单元，其特征在于，具备层叠基板，具有多个电介质层；第1导体图案，设置在所述层叠基板的表层面或内层面，并具有弯曲部；第2导体图案，在与形成有所述第1导体图案的层相邻的层上与所述第一导体图案相对而被设置；和连接导体，设置在所述第一及第二导体图案的至少弯曲部，并导通连接所述第一及第二导体图案，经由由所述第1及第2导体图案构成的传输线路传输电能。根据该结构，虽然经由由第1及第2导体图案构成的传输线路传输电能，但由于在第1及第2导体图案的弯曲部上设置有导通连接第1及第2导体图案的连接导体，因此能够增大电场集中的弯曲部的表面积，能够减小传输损耗。本专利技术的特征在于，在上述电子电路单元中，具备功率放大器，设置在上述层叠基板上；和阻抗匹配电路，与上述功率放大器的输出端连接，包括上述第1及第2导体图案和上述连接导体。根据该结构，通过阻抗匹配电路使功率放大器和后级的负载之间的阻抗匹配，可高效地传输电能，并且能够减小阻抗匹配电路中的传输线路的电阻值，减小损耗。本专利技术的特征在于，在上述电子电路单元中，上述连接导体，设置在上述第1及第2导体图案的直线部，在该直线部中导通连接上述第1及第2导体图案。由此，在上述第1及第2导体图案的直线部中也通过连接导体被导通连接，因此能够增大导体图案的表面积，减小传输损耗。本专利技术的特征在于，在上述电子电路单元中，介于上述第1及第2导体图案之间的电介质层的厚度比与该电介质层相邻的相邻电介质层薄。由此，在由金属的电镀形成连接导体时，具有能降低连接导体的高度并缩短形成时间的效果。连接导体的高度，需要与介于第1及第2导体图案之间的电介质层的厚度对应的高度，但如果将电介质层的厚度设为与其他电介质层相同的高度，则有连接导体变高的倾向。在此，通过将形成有连接导体的电介质层设为比相邻电介质层薄，从而能够降低连接导体的高度并缩短由电镀所引起的金属层形成时间。本专利技术的特征在于，在上述电子电路单元中，上述连接导体是在连接上述第1导体图案和上述第2导体图案的通孔内填充有实心状的导电性物质的圆柱体或长尺体。由此，因为连接第1导体图案和第2导体图案的连接导体，不是中空状，而是填充有实心状的导电性物质的圆柱体或长尺体，因此连接导体的剖面积变大，能够降低导体图案的电阻值并降低传输损耗。本专利技术的特征在于，在上述电子电路单元中，在上述层叠基板的内层面上设置上述第2导体图案，在该第2导体图案表面形成在蚀刻金属电镀层时表现耐性的势垒金属，在内层面上对金属进行电镀，形成金属电镀层，对上述金属电镀层进行选择性蚀刻，形成上述连接导体，涂敷或者层叠热硬化性的电介质材料，形成电介质层，对该电介质层表面进行磨削，形成上述连接导体表面露出的上述表层，在露出上述连接导体的表层面设置上述第1导电图案。由此，能够设置由填充有不是中空状而是实心状的导电性物质的圆柱体或长尺体构成的连接导体。(专利技术效果) 根据本专利技术，能够提供一种等价地增厚构成传输线路的导体图案的导体厚度并降低电阻值，并且即使是具有弯曲部分的导体图案也能抑制由弯曲部分中的电场集中所引起的传输损耗的电子电路单元。附图说明图1(a)是有关一实施方式的电子电路单元的传输线路部分的平面图，(b)是图(a)所示的A-A线向视剖面图。图2(a)是图1所示的区域R的俯视图，(b)是图(a)所示的B-B线向视剖面图。图3是表示上述实施方式的第1及第2导体图案、连接导体的制造工序的图。图4(a)是对连接导体进行变形的电子电路单元的传输线路部分的平面图，(b)是图(a)所示的C-C线向视剖面图。图5(a)是对连接导体进行变形的电子电路单元的传输线路部分的平面图，(b)是图(a)所示的D-D线的向视剖面图。图6是现有的电子电路单元的结构说明图。图7是图6所示的传输线路部分的部分剖面图。图中10-层叠基板；11-第1电介质层；12-第2电介质层；13-第3电介质层；14-第1导体图案；15-第2导体图案；16～20、41、51-连接导体；21-导体层；101-匹配电路；102-功率放大器；103-传输线路；104-旁路电容器；105-供电线路；106-输出电容器；107-晶体管；108、109-电容器。具体实施例方式以下，参照附图，对本专利技术的实施方式进行详细的说明。有关本实施方式的电子电路单元，与图6所示的电路结构相同。即本电子电路单元具有下述结构将匹配电路101与功率放大器102的输出端连接，通过该匹配电路101得到功率放大器102和后级的负载之间的阻抗匹配。图1(a)(b)为有关本实施方式的电子电路单元的传输线路部分的平面图及剖面图。如图所示，层叠基板10由多个电介质层构成，该多个电介质层由第1电介质层11、第2电介质层12、本文档来自技高网...

【技术保护点】
一种传输损耗小的电子电路单元，具备：层叠基板，具有多个电介质层；第１导体图案，设置在所述层叠基板的表层面或内层面，并具有弯曲部；第２导体图案，在与形成有所述第１导体图案的层相邻的层上与所述第一导体图案相对而被设置；和连接导体，设置在所述第一及第二导体图案的至少弯曲部，并导通连接所述第一及第二导体图案，经由由所述第１及第２导体图案构成的传输线路传输电能。

【技术特征摘要】
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【专利技术属性】
技术研发人员：青木一晴，
申请(专利权)人：阿尔卑斯电气株式会社，
类型：发明
国别省市：JP[日本]