低电感嵌入式电容器层连接的设计制造技术

本发明专利技术公开具有通路连接和电极的多个电容器，它们被设计成提供低电感路径，由此减少所需要的电容，同时实现将嵌入式电容器用于功率传递和其它用途。本发明专利技术的一个实施例公开的电容器包括：顶部电容器电极和底部电容器电极，其中顶部电容器电极小于底部电容器电极并且顶部电容器电极和底部电容器电极在电容器诸侧上包括以阵列形式出现的多个通路，所述通路位于顶部和底部电容器电极的诸侧上，其中顶部电极和连接于顶部电极的通路用作内部导体，而底部电极和连接于底部电极的通路用作外部导体。

【技术实现步骤摘要】

本专利技术涉及在电子集成电路(IC)封装件中的低电感嵌入式电容器的设计。该电容器具有通路(via)连接和电极，它们被设计成提供低电感路径，由此减少所需要的电容，同时实现将嵌入式电容器用于电荷供给至、纯净功率传递至以及I/O连接至分立和不分立的嵌入式电容器或电容层。
技术介绍
随着包括集成电路(IC)的半导体装置工作在更高的频率、更高的数据速率、更低的电压下，限制功率线和接地(回)线中的噪声以及提供足够电流以适应更快电路切换的能力变得越来越重要。为了将低噪声、稳定的功率提供给IC，可通过附加地使用相互并联的表面安装技术(SMT)电容器来减少传统电路的阻抗。更高的工作频率(更高的IC切换速度)意味着对IC的电压响应时间必须更快。更低的工作电压要求降低所容许的电压变化(波动)和噪声。例如，当微处理器IC切换并开始工作，它要求功率以支持切换电路。如果电压源的响应时间太慢，则微处理器将经历超过所容许的波动电压和噪声容限的电压降或功率减弱并且IC会失灵。另外，当IC上电时，慢响应时间将会导致功率突增。必须用足够接近IC的多个电容器将功率下降和突增控制在容许界限内，以使这些电容器在适宜的响应时间内提供或吸收功率。用于阻抗降低和抑制功率减弱或突增的SMT电容器一般尽可能地靠近IC而设置在电路板或半导体封装件的表面上，以改善电路性能。传统设计将诸电容器表面安装在印刷线路板(PWB)或聚集在IC周围的半导体封装件上。大值的电容器被置于电源附近，中等范围值的电容器位于IC和电源之间的位置而小值电容器非常靠近IC。经常需要互相并联的大量SMT电容器以减少要求复杂电路的电源系统阻抗。这导致电路环路电感增加，它反过来使阻抗增加，限制电流，从而降低表面安装电容器的有利效果。随着频率增加和工作电压连续降低，必须以要求逐渐降低电感和阻抗水平的更快速率提供增加的功率。可观的努力已扩展到使阻抗最小化。例如Howard等人的US5161086提供一种最小化阻抗和“噪声”的方法。Howard等人提供一种电容性印刷电路板，它具有包含在层压板的多个层内的电容器薄层(平面电容器)，大量诸如集成电路的器件被安装或形成在电路板并可操作地连接于电容器薄层(或多个电容器薄层)以提供利用出借(borrowed)或共享电容的容性功能。然而，这样的方法不一定提高电压响应。增加的电压响应要求电容器位于更接近IC的位置。然而，由于可用的总电容可能不够，因此单纯地将电容器薄层置于IC附近也可能是不够的。Chakravorty的US6611419提供另一种方法，该方法嵌入电容器以减少切换噪声，其中集成电路管芯的电源端子可耦合于多层陶瓷基板中的至少一个嵌入式电容器的各端。美国临时专利申请60/637813、60/637813和60/637817(委托案号分别为EL-0574、EL-0583以及EL-0584)为IC提供电源内芯(core)，它由嵌入式分立陶瓷电容器和平面电容器构成。美国临时专利申请60/692119(委托案号为EL-0593)描述一种分立的嵌入式陶瓷电容器设计及其制造方法，藉此丝网印刷的铜极完全包住丝网印刷的电介质，由此相比先前设计具有改善的机械可靠性以及更大的电容器面积。本专利技术提供一种新的低电感电容器以及利用上述类型电容器互连于IC以降低所需要的电容并实现从嵌入式电容器至IC的快速电荷供给和纯净功率供给的互连设计。嵌入式电容器的电感的主要来源与将电容器连接于系统的通路或线路或连接路径有关。没有多个通路的典型嵌入式电容器的电感在几百皮亨至纳亨的范围内。在某些场合下电感变得很大以致封装件阻抗曲线中的第一谐振频率被强制进入低频范围(＜100MHz)。嵌入式电容器的当前连接设计典型地为独立连接于诸电极的一对单通路。这些通路位于电极的任何位置上。这些通路的长度通常为对盲孔(blind)微通路而言的几十微米至对通孔通路类型而言的几百微米。在某些情况下，由通路表现出的电感可大于由电容器表现出的电感；由此通路成为限制嵌入式电容器的频率响应时的主要部分。因此，减少通路电感对改善电容器性能而言是关键的。为了减少连接电感，诸通路必须彼此靠近。从理论上说，诸通路越靠近，电感就越低。然而，由于电容器设计和工艺的限制而在通路层位(landing)之间必定存在间隙，结果诸通路必须隔开一定距离。这些因素一般促使电感下降至一百皮亨之下，然而进一步的阻抗降低是希望的。下述本专利技术的诸实施例提供用于降低电子IC封装件中总电感的改进型电容器及其制造方法。
技术实现思路
本专利技术的一个实施例公开了一种电容器，该电容器包括顶部电容器电极和底部电容器电极，其中顶部电容器电极小于底部电容器电极并且顶部电容器电极和底部电容器电极在电容器诸侧上包括以阵列形式出现的多个通路，所述通路位于顶部和底部电容器电极的诸侧上，其中顶部电极和连接于顶部电极的通路用作内部导体，而底部电极和连接于底部电极的通路用作外部导体。这种配置使结构作为电容负载的同轴状电缆。在上述电容器的一个实施例中，位于顶部和底部电容器电极诸侧上的通路的数量是尽可能的最大值。尽可能的最大值可基于各种因素而改变，这些因素包括设计、制造工艺以及设备结构。图6中示出一个实施例的电容器类型C。本专利技术还包括通过通路连接制造电容器的方法，其中提供一种具有器件侧和箔侧的金属箔，该方法包括在金属箔上形成电介质；在整个电介质和金属箔的一部分上形成第一电极；随后将金属箔的器件侧层叠于至少一预浸渍材料；蚀刻金属箔以形成第二电极，其中第一电极、电介质和第二电极形成电容器，其中在蚀刻金属箔后将器件层叠至至少一个附加的预浸渍材料并且在预浸渍材料中形成一个或多个连接于电容器的通路，其改进点在于所述通路的结构包括使形成在铜电极之间的绝缘沟具有相框形状，其中沟被成形为使其允许外部电极通路的阵列包围内部电极通路的阵列。在上述方法中，可从包含厚膜电介质、薄膜电介质及其组合构成的组中选择所述电介质。本专利技术的若干实施例利用上述方法，其中具有像框形的绝缘沟是从包括方形、圆形、椭圆形、矩形和多边形的组中选择的形状。在一个实施例中，沟宽度在蚀刻工艺能力内尽可能窄。另一实施例利用上述方法，其中通路大小在1-500微米的范围内。其它的实施例是通过上述方法形成的电容器。另一实施例是具有第一电极和第二电极的嵌入式电容器，其中所述第一和第二电极是共面电极并且所述第一和第二电极由沟分隔，第一电极完全包围第二电极从而形成同轴状结构。另一实施例是包含如上所述的嵌入式电容器的器件。附图说明图1是具有嵌入式平面的、分立的电容的封装件的叠层结构。图2是铜箔上的嵌入式电容器的布局。图3是电容器类型A。图4是电容器类型B。图5是电容器类型C。图6描述具有和不具有通路的电容器的参数。图7示出微通路阵列的同轴关系。具体实施例方式本专利技术涉及嵌入式电容器的设计的设计结构，它使用微通路和电极设计方法以减少对嵌入式电容器的连接电感。这种结构与使用端接电容负载的电感分布方法的同轴电缆结构相似。在同轴电缆传输线中，一导体内部居中并与作为第二导体的外部金属包封体绝缘。在诸传输线中，同轴电缆理论上可提供最低的分布电感。图1中示出具有采用这些电容器和通路连接的嵌入式电容器层的封装件的横截面。图1示出可能的分立电容器的结构。图2示出用于电本文档来自技高网...

【技术保护点】
一种电容器，包括：顶部电容器电极和底部电容器电极，其中所述顶部电极小于所述底部电极；在所述电容器的诸侧上包括阵列形式的位于所述顶部和底部电容器电极的诸侧上的多个通路，其中所述顶部电极和连接于所述顶部电极的通路用作内部导体，而所述底部电极和连接于所述底部电极的通路用作外部导体。

【技术特征摘要】
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【专利技术属性】
技术研发人员：L万，
申请(专利权)人：EI内穆尔杜邦公司，
类型：发明
国别省市：US[美国]