半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构及其制备方法。半导体结构包括：衬底；外延层，位于衬底之上；阱区，位于外延层内；第一导电区，位于阱区内，且位于阱区的顶部；其中，阱区内具有沟道区，第一导电区与沟道区沿第一方向排布，第一导电区包括浅结区域，浅结区域位于第一导电区靠近沟道区的一侧，且浅结区域沿衬底厚度方向的深度小于第一导电区沿衬底厚度方向的深度；第二导电区，位于浅结区域的下方，其中，第二导电区沿衬底厚度方向的深度等于第一导电区沿衬底厚度方向的深度；第二导电区的导电类型与阱区的导电类型相同，且第二导电区的离子掺杂浓度大于阱区的离子掺杂浓度。采用本发明专利技术的半导体结构能够避免芯片性能的稳定性降低。构能够避免芯片性能的稳定性降低。构能够避免芯片性能的稳定性降低。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及半导体
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着半导体技术的发展，出现了垂直双扩散金属
‑
氧化物半导体（Vertical Double
‑
diffused Metal Oxide Semiconductor，VDMOS）器件。对于VDMOS器件而言，其导通电阻越小，则其电流越大，从而VDMOS器件可望输出的功率越大。
[0003]对于VDMOS器件而言，其导通电阻与沟道区的尺寸成正比，即沟道区尺寸越短，导通电阻越小。传统技术中，在对VDMOS器件进行设计时，通常可以通过不断缩短沟道区尺寸的方式以获得较小的导通电阻。然而，当沟道区的尺寸缩短到一定程度时，容易出现短沟道效应而导致芯片的阈值电压等电性能下降，从而导致芯片性能的稳定性降低。具体来说，当沟道区的尺寸过短时，沟道区下面的电荷将不再完全受栅极的控制，其中有一部分电荷将受到源漏极的控制，从而产生耗尽区电荷共享（又称电荷共享效应）。并且，当沟道持续缩短时，受栅极控制的耗尽区电荷将不断减小，从而只需要较少的栅电荷即可达到反型，从而致使器件的阈值电压降低。同时，当漏极电压增大时，由于沟道区过短，从而源漏极之间的耗尽层扩展后相连通，致使源漏极穿通（又称沟道穿通效应）。因此，由于短沟道效应的存在，导致传统技术在缩短沟道区尺寸后，无法保证芯片性能的稳定性。

技术实现思路

[0004]基于此，有必要针对传统技术中的芯片性能的稳定性较低的问题提供一种半导体结构及其制备方法。
[0005]为了实现上述目的，一方面，本专利技术提供了一种半导体结构，包括：衬底；外延层，位于所述衬底之上；阱区，位于所述外延层内；第一导电区，位于所述阱区内，且位于所述阱区的顶部；其中，所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布，所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度小于所述第一导电区沿所述衬底厚度方向的深度；第二导电区，位于所述浅结区域的下方，其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；栅极结构，位于所述外延层之上，且覆盖所述沟道区。
[0006]上述半导体结构，包括：衬底；外延层，位于所述衬底之上；阱区，位于所述外延层内；第一导电区，位于所述阱区内，且位于所述阱区的顶部；其中，所述阱区内具有沟道区，
所述第一导电区与所述沟道区沿第一方向排布，所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度小于所述第一导电区沿所述衬底厚度方向的深度；第二导电区，位于所述浅结区域的下方，其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；栅极结构，位于所述外延层之上，且覆盖所述沟道区。由于浅结区域以及第二导电区的存在，芯片的阈值电压等电参数不会受短沟道效应的影响，从而能够在缩短沟道区的尺寸的前提下避免芯片性能的稳定性降低。
[0007]在其中一个实施例中，所述第二导电区位于所述浅结区域以及所述第一导电区的下方，所述第二导电区沿所述衬底厚度方向的深度大于所述第一导电区沿所述衬底厚度方向的深度。
[0008]在其中一个实施例中，所述阱区包括第一阱区以及第二阱区，所述第一阱区对应位于所述沟道区以及所述第二导电区的下方，所述第二阱区对应位于所述第一导电区的下方，所述第一阱区沿所述衬底厚度方向的深度小于所述第二阱区沿所述衬底厚度方向的深度。
[0009]在其中一个实施例中，所述栅极结构包括：栅氧化层，位于所述外延层之上；栅极材料层，位于所述栅氧化层之上；栅绝缘层，位于所述栅极材料层之上以及所述栅极材料层的侧壁。
[0010]另一方面，本专利技术还提供了一种半导体结构的制备方法，其特征在于，包括：提供衬底；于所述衬底之上形成外延层；于所述外延层内形成阱区；于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区；所述第一导电区位于所述阱区的顶部；所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布；所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度低于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区位于所述浅结区域的下方；其中，所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；于所述外延层之上形成栅极结构，所述栅极结构覆盖所述沟道区。
[0011]上述半导体结构的制备方法，通过于所述衬底之上形成外延层；于所述外延层内形成阱区；于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区；所述第一导电区位于所述阱区的顶部；所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布；所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度低于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区位于所述浅结区域的下方；其中，所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；于所述外延层之上形成栅极结构，所述栅极结构覆盖所述沟道区。由于浅结区域以
及第二导电区的存在，芯片的阈值电压等电参数不会受短沟道效应的影响，从而能够在缩短沟道区的尺寸的前提下避免芯片性能的稳定性降低。
[0012]在其中一个实施例中，所述于所述外延层内形成阱区，包括：于所述外延层之上形成图形化硬掩膜层，所述图形化硬掩膜层的两侧具有第一开口，所述第一开口暴露出所述外延层的表面；基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，所述第一开口定义出所述阱区的形状与位置。
[0013]在其中一个实施例中，所述于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区，包括：于所述图形化硬掩膜层的侧壁形成第一侧墙，以使所述第一开口的尺寸缩小而形成第二开口；基于所述第二开口对所述阱区进行第二离子注入以形成初始第二导电区，所述第二开口定义出所述初始第二导电区的形状与位置；基于所述第二开口对所述阱区进行第三离子注入以形成初始第一导电区，所述第一导电区沿所述衬底厚度方向的深度小于所述初始第二导电区沿所述衬底厚度方向的深度；于所述第一侧墙的侧壁形成第二侧墙，以使所述第二开口的尺寸缩小而形成第三开口；基于所述第三开口对所述阱区进行第四离子注入，以使部分所述初始第一导电区的范围沿所述衬底厚度方向进行扩张而形成所述第一导电区，并使部分所述初始第二导电区的范围沿所述衬底厚度方向进行缩减而形成所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；外延层，位于所述衬底之上；阱区，位于所述外延层内；第一导电区，位于所述阱区内，且位于所述阱区的顶部；其中，所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布，所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度小于所述第一导电区沿所述衬底厚度方向的深度；第二导电区，位于所述浅结区域的下方，其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；栅极结构，位于所述外延层之上，且覆盖所述沟道区。2.根据权利要求1所述的半导体结构，其特征在于，所述第二导电区位于所述浅结区域以及所述第一导电区的下方，所述第二导电区沿所述衬底厚度方向的深度大于所述第一导电区沿所述衬底厚度方向的深度。3.根据权利要求1所述的半导体结构，其特征在于，所述阱区包括第一阱区以及第二阱区，所述第一阱区对应位于所述沟道区以及所述第二导电区的下方，所述第二阱区对应位于所述第一导电区的下方，所述第一阱区沿所述衬底厚度方向的深度小于所述第二阱区沿所述衬底厚度方向的深度。4.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：栅氧化层，位于所述外延层之上；栅极材料层，位于所述栅氧化层之上；栅绝缘层，位于所述栅极材料层之上以及所述栅极材料层的侧壁。5.一种半导体结构的制备方法，其特征在于，包括：提供衬底；于所述衬底之上形成外延层；于所述外延层内形成阱区；于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区；所述第一导电区位于所述阱区的顶部；所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布；所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度低于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区位于所述浅结区域的下方；其中，所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；于所述外延层之上形成栅极结构，所述栅极结构覆盖所述沟道区。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述外延层内形成阱区，包括：于所述外延层之上形成图形化硬掩膜层，所述图形化硬掩膜层的两侧具有第一开口，所述第一开口暴露出所述外延层的表面；
基于所述第一开口对...

【专利技术属性】
技术研发人员：刘晓梅，
申请(专利权)人：广东芯聚能半导体有限公司，
类型：发明
国别省市：