一种屏蔽栅功率器件及其制作方法技术

本发明专利技术涉及半导体技术领域，具体公开了一种屏蔽栅功率器件及其制作方法，包括：元胞结构和终端结构，元胞结构包括自下而上依次设置的漏极金属、第一导电类型衬底层、第一导电类型外延层和源极金属；第一导电类型外延层与源极金属接触的表面设置P

【技术实现步骤摘要】
一种屏蔽栅功率器件及其制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种屏蔽栅功率器件及屏蔽栅功率器件的制作方法。

技术介绍

[0002]硅基材料因其卓越的材料性能与廉价的材料成本，被广泛的应用于半导体行业。自上个世纪硅基金属氧化物半导体场效应管（Metal Oxide Semiconductor Field
‑
Effect Transistor，MOSFET）被专利技术以来，其迅速推动了电气现代化的进程。常规的硅基MOSFET一般由四极组成：源极、漏极、栅极和衬底。而随着功率器件方向产业的发展，衬底与源极逐渐合并作为共同源极，消除了衬底偏置效应，转变为了固定的三极器件。在后续的发展过程中，MOSFET的结构逐渐分为两大类：平面型MOSFET与沟槽型MOSFET。
[0003]特别地，平面型MOSFET具有耐压水平高，器件的氧化介质可靠性高，易于集成等优点。而对于沟槽型MOSFET而言，其将横向导通沟道转化为纵向，顺应电场递减方向，并且降低了沟道区域在器件面积上损耗的尺寸，很好的节约了芯片的面积成本，但是相对的，沟槽氧化物在耐压过程中会受到很大的电场强度，这给沟槽型MOSFET氧化物的可靠性带来了挑战。此外，屏蔽栅型MOSFET作为沟槽型MOSFET的改进，其将平面型MOSFET的部分优势与沟槽型MOSFET相结合，提高了器件的耐压效率；并且源极多晶硅通过调节耗尽电场，增大漂移区浓度，使得屏蔽栅型MOSFET的比导通电阻更低。另一方面，源极多晶硅减小了栅极与漏极之间的电容，使得器件的密勒平台更窄，开关速度更快。可是，屏蔽栅的存在并不能够解决沟槽型MOSFET的沟槽氧化物可靠性问题，其在反向耐受高电压的情况下，氧化介质依然有着很高的电场强度，这会使得器件栅极泄漏电流增大，在长时间的使用下存在着提前击穿的可能性。此外，沟槽型屏蔽栅MOSFET的雪崩电流主要分布在沟道区域，限制了器件的雪崩能力，并且长时间的沟道电流会严重影响器件沟道氧化物质量，最终影响功率器件的使用可靠性。
[0004]因此，如何能够提升屏蔽栅功率器件的可靠性成为本领域技术人员亟待解决的技术问题。

技术实现思路

[0005]本专利技术提供了一种屏蔽栅功率器件及屏蔽栅功率器件的制作方法，解决相关技术中存在的屏蔽栅功率器件可靠性差的问题。
[0006]作为本专利技术的第一个方面，提供一种屏蔽栅功率器件，其中，包括：元胞结构和环绕所述元胞结构设置的终端结构，所述元胞结构包括自下而上依次设置的漏极金属、第一导电类型衬底层、第一导电类型外延层和源极金属；所述第一导电类型外延层与所述源极金属接触的表面设置P
‑
base区、P
‑
plus区和N
‑
plus区，所述P
‑
base区位于沟槽结构的两侧，所述P
‑
plus区和N
‑
plus区均位于所述P
‑
base区内，且所述N
‑
plus区靠近所述沟槽结构，所述P
‑
plus区远离所述沟槽结构，所述P
‑
plus区的上表面以及所述N
‑
plus区背离所述沟槽结构的侧面均与所述源极金属接触，所述N
‑
plus区的上表面以及所述沟槽结构的上表面均设置隔离氧化层，所述源极金属位于所述隔离氧化层上；所述第一导电类型外延层内纵向设置沟槽结构和掺杂柱结构，所述掺杂柱结构包括位于所述元胞结构的两侧边缘位置的第一导电类型柱，所述沟槽结构位于所述元胞结构的中心位置，所述第一导电类型柱位于所述沟槽结构的两侧，所述第一导电类型柱的上端与所述P
‑
base区连接，所述第一导电类型柱的下端与所述第一导电类型衬底层连接，所述第一导电类型柱的掺杂浓度高于所述第一导电类型外延层的掺杂浓度。
[0007]进一步地，所述沟槽结构包括下沟槽和上沟槽，所述下沟槽内填充源极多晶硅，所述上沟槽内填充栅极多晶硅，所述下沟槽和所述上沟槽之间设置氧化物绝缘层，所述下沟槽的侧壁厚度大于所述上沟槽的侧壁厚度。
[0008]进一步地，所述氧化物绝缘层的厚度范围为1000
Å
~50000
Å
，所述下沟槽的侧壁厚度范围为1000
Å
~5000
Å
，所述上沟槽的侧壁厚度范围为400
Å
~1000
Å
。
[0009]进一步地，所述第一导电类型柱的宽度范围为0.1μm~0.5μm，所述第一导电类型柱的高度范围为2μm~5μm。
[0010]进一步地，所述第一导电类型柱的掺杂浓度范围为5
×
10
16
cm
‑3~5
×
10
17
cm
‑3，所述第一导电类型外延层的掺杂浓度范围为1
×
10
16
cm
‑3~5
×
10
16
cm
‑3。
[0011]进一步地，所述沟槽结构的深度范围为1μm~4μm，宽度范围为0.3μm~0.5μm，刻蚀角度范围为80
°
~90
°
。
[0012]进一步地，所述屏蔽栅功率器件为N型半导体器件，第一导电类型为N型，所述第一导电类型柱和第一导电类型外延层的掺杂元素均为P元素。
[0013]作为本专利技术的另一个方面，提供一种屏蔽栅功率器件的制作方法，用于制作前文所述的屏蔽栅功率器件，其中，所述屏蔽栅功率器件的制作方法包括：提供第一导电类型衬底层；在所述第一导电类型衬底层上表面制备第一导电类型外延层；在所述第一导电类型外延层内制备第一导电类型柱，所述第一导电类型柱形成为掺杂柱结构，所述第一导电类型柱的掺杂浓度高于所述第一导电类型外延层的掺杂浓度；在所述第一导电类型外延层的表面通过刻蚀工艺形成沟槽结构，所述第一导电类型柱位于所述沟槽结构的两侧；在所述第一导电类型外延层的表面通过离子注入工艺形成P
‑
base区，并在所述P
‑
base区通过离子注入工艺形成N
‑
plus区和P
‑
plus区，其中所述P
‑
base区位于沟槽结构的两侧，所述P
‑
plus区和N
‑
plus区均位于所述P
‑
base区内，且所述N
‑
plus区靠近所述沟槽结构，所述P
‑
plus区远离所述沟槽结构；在所述N
‑
plus区的上表面以及所述沟槽结构的上表面形成隔离氧化层；在所述隔离氧化层的上表面、所述P
‑
plus区的上表面以及所述N
‑
plus区背离所述沟槽结构的侧面均淀积金属形成源极金属；在所述第一导电类型衬底层的下表面淀积金属形成漏极金属。...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅功率器件，其特征在于，包括：元胞结构和环绕所述元胞结构设置的终端结构，所述元胞结构包括自下而上依次设置的漏极金属、第一导电类型衬底层、第一导电类型外延层和源极金属；所述第一导电类型外延层与所述源极金属接触的表面设置P
‑
base区、P
‑
plus区和N
‑
plus区，所述P
‑
base区位于沟槽结构的两侧，所述P
‑
plus区和N
‑
plus区均位于所述P
‑
base区内，且所述N
‑
plus区靠近所述沟槽结构，所述P
‑
plus区远离所述沟槽结构，所述P
‑
plus区的上表面以及所述N
‑
plus区背离所述沟槽结构的侧面均与所述源极金属接触，所述N
‑
plus区的上表面以及所述沟槽结构的上表面均设置隔离氧化层，所述源极金属位于所述隔离氧化层上；所述第一导电类型外延层内纵向设置沟槽结构和掺杂柱结构，所述掺杂柱结构包括位于所述元胞结构的两侧边缘位置的第一导电类型柱，所述沟槽结构位于所述元胞结构的中心位置，所述第一导电类型柱位于所述沟槽结构的两侧，所述第一导电类型柱的上端与所述P
‑
base区连接，所述第一导电类型柱的下端与所述第一导电类型衬底层连接，所述第一导电类型柱的掺杂浓度高于所述第一导电类型外延层的掺杂浓度。2.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述沟槽结构包括下沟槽和上沟槽，所述下沟槽内填充源极多晶硅，所述上沟槽内填充栅极多晶硅，所述下沟槽和所述上沟槽之间设置氧化物绝缘层，所述下沟槽的侧壁厚度大于所述上沟槽的侧壁厚度。3.根据权利要求2所述的屏蔽栅功率器件，其特征在于，所述氧化物绝缘层的厚度范围为1000
Å
~50000
Å
，所述下沟槽的侧壁厚度范围为1000
Å
~5000
Å
，所述上沟槽的侧壁厚度范围为400
Å
~1000
Å
。4.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述第一导电类型柱的宽度范围为0.1μm~0.5μm，所述第一导电类型柱的高度范围为2μm~5μm。5.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述第一导电类型柱的掺杂浓度范围为5
×
10
16
cm
‑3~5
×
10
17
cm
‑3，所述第一导电类型外延层的掺杂浓度范围为1
×
10
16
cm
‑3~5
×
10
16
cm
‑3。6.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述沟槽结构的深度范围为1μm~4μm，宽度范围为0.3μm~0.5μm，刻蚀角度范围为80
°
~90
°
。7.根据权利要求1至6中任意一项所述的屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件为N型半导体器件，第一导电类型为N型，所述第一导电类型柱和第一导电类型外延层的掺杂元素均为P元素。8.一种屏蔽栅...

【专利技术属性】
技术研发人员：朱伟民，聂卫东，谈威，马晓辉，
申请(专利权)人：无锡市晶源微电子股份有限公司，
类型：发明
国别省市：