半导体器件、制备方法、功率转换电路及车辆技术

本申请提供一种半导体器件、制备方法、功率转换电路及车辆，包括：N型的半导体衬底、漂移层、相互间隔设置的多个栅极沟槽、栅极、层间介质层、源极、漏极。漂移层设置于半导体衬底上，多个栅极沟槽沿平行于半导体衬底所在平面的第一方向延伸，且沿平行于半导体衬底所在平面的第二方向排列。栅极包括相互接触的第一栅极和第二栅极，第一栅极隔着栅介质层填充设置于栅极沟槽中，第二栅极隔着栅介质层设置于漂移层顶部。层间介质层覆盖于栅极远离半导体衬底一侧，源极设置于层间介质层远离半导体衬底一侧，漏极设置于半导体衬底远离漂移层的一侧，从而降低器件的导通总电阻，屏蔽栅极沟槽底部的栅极介质层电场，提升器件工作的鲁棒性。性。性。

【技术实现步骤摘要】
半导体器件、制备方法、功率转换电路及车辆


[0001]本申请涉及半导体
，尤其涉及到半导体器件、制备方法、功率转换电路及车辆。

技术介绍

[0002]碳化硅(SiC)材料相对硅(Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC材料制作的金属
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氧化物半导体场效应晶体管(metal
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oxide
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semiconductor field
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effect transistor，MOSFET)相比Si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiC MOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗。因此，SiC MOSFET已经在部分应用场景，诸如车载微控制单元(micro controller unit，MCU)、车载电池充电器(on
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board battery charger，OBC)等领域取代Si IGBT。
[0003]相比于普通平面栅结构的器件，采用沟槽栅结构的SiC MOSFET器件通过将栅极嵌入到SiC体内，使器件的导电沟道由平面方向转向垂直方向，因而明显减小了器件的元胞尺寸、极大提高了器件的导电沟道密度，进而可以显著降低芯片的导通电阻、提升通流能力，沟槽栅结构已经成为未来器件的主流技术方向。但沟槽栅结构的SiC MOSFET器件中，沟道区电阻和结型场效应晶体管(junction field effect transistor，JFET)区电阻之间存在明显的矛盾关系。参照图1，横坐标代表元胞尺寸，纵坐标代表电阻，由图1可知，通过减小SiC MOSFET器件中的沟槽栅结构的间距，可以缩小SiC MOSFET器件的元胞尺寸，增大导电沟道密度，减小沟道区电阻，但同时JFET区通流宽度也会随之减小，导致JFET区电阻增大，从而使得SiC MOSFET器件整体的导通总电阻反而会增加，降低器件性能、增加芯片损耗。并且，在沟槽栅结构的SiC MOSFET器件中，在沟槽栅结构的底部及拐角处的栅介质层在器件工作时会承受极高的电场强度，是电场击穿的薄弱点，易造成器件长期工作可靠性失效，因而如何有效屏蔽栅介质层免受高电场应力作用成为器件高鲁棒性/可靠性设计的关键。

技术实现思路

[0004]本申请提供一种半导体器件、制备方法、功率转换电路及车辆，用于降低器件的导通总电阻，提升器件性能，降低器件损耗以及提升器件工作的鲁棒性。
[0005]第一方面，本申请实施例提供了一种半导体器件，包括：N型的半导体衬底、漂移层、相互间隔设置的多个栅极沟槽、栅极、层间介质层、源极、漏极。其中，漂移层设置于半导体衬底上，多个栅极沟槽沿平行于半导体衬底所在平面的第一方向延伸，且沿平行于半导体衬底所在平面的第二方向排列。栅极包括相互接触的第一栅极和第二栅极，第一栅极隔着栅介质层填充设置于栅极沟槽中，第二栅极隔着栅介质层设置于漂移层顶部。层间介质层覆盖于栅极远离半导体衬底一侧，源极设置于层间介质层远离半导体衬底一侧，漏极设置于半导体衬底远离漂移层的一侧。
[0006]并且，漂移层包括：依次在半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区和源区，以及设置在漂移层两个侧面的第一P型半导体区，即第二P型半导体区设置于第一N型半导体区与源区之间，第一P型半导体区沿垂直于半导体衬底所在平面的第三方向上，由漂移层的顶部延伸至第一N型半导体区中。多个栅极沟槽沿第三方向延伸至第一N型半导体区中，且第一P型半导体区的底部与漂移层的顶部之间的距离大于栅极沟槽的底部与漂移层的顶部之间的距离。层间介质层覆盖上述栅极以及源区的第一部分区域，暴露出第一P型半导体区和源区的第二部分区域(相当于在层间介质层中设置了接触孔，该接触孔对应第一P型半导体区和源区的第二部分区域)。源极覆盖层间介质层、第一P型半导体区和源区的第二部分区域，以使源极能够与第一P型半导体区和源区的第二部分区域接触，传输信号。漏极也覆盖半导体衬底，在沟道导通时，源极和漏极之间可以传输信号。
[0007]在本申请提供的一些实施例中，半导体衬底和漂移层的材料为SiC。则本申请实施例提供的半导体器件可以为SiC MOSFET。
[0008]本申请实施例提供的半导体器件，在漂移层中制作紧密排列的栅极沟槽阵列，并在栅极沟槽中设置第一栅极，且第二P型半导体区中与栅介质层交界的区域为沟道。并且，源极能够与源区接触，实现源极与源区连接的效果，从而在栅极控制沟道导通时，源极与漏极之间即可传输信号。以及，层间介质层中设置的接触孔的延伸方向为第二方向，栅极沟槽(或第一栅极)的延伸方向为第一方向，则接触孔的延伸方向与栅极沟槽(或第一栅极)的延伸方向相互垂直，即将接触孔放置在垂直于栅极沟槽(或第一栅极)的方向上，进而相比现有技术中栅极沟槽与接触孔相互平行的设置方式，本申请实施例提供的半导体器件，降低了接触孔对相邻栅极沟槽在第二方向上的沟槽间距C的限制，能够使栅极沟槽制备的更加紧密，即第一栅极也会更加紧密。这样有利于缩小栅极沟槽间的沟槽间距，从而将元胞小型化，提升元胞密度和器件的通流能力。因此，本申请实施例提供的半导体器件的栅极沟槽阵列密度，可远高于现有技术中的器件结构的栅极沟槽阵列密度，因而提高了沟槽栅结构的SiC MOSFET的沟道密度，明显降低了器件单位面积的导通总电阻，提升了通流能力和器件性能，降低器件损耗。
[0009]并且，在本申请中，第一P型半导体区的底部与漂移层的顶部之间的距离大于栅极沟槽的底部与漂移层的顶部之间的距离。也就是说，第一P型半导体区在第三方向上的深度大于栅极沟槽在第三方向上的深度。并且，源极也能够通过接触孔与第一P型半导体区接触，实现源极与第一P型半导体区连接的效果。即本申请中，可将源极与第一P型半导体区导通。在实际应用中，在SiC MOSFET器件工作时，源极会加载电压，由于第一P型半导体区与源极导通连接，则源极上加载的电压会输入到第一P型半导体区中，使第一P型半导体区也具有相应的电压，使第一P型半导体区作为屏蔽结构，从而能够有效屏蔽栅极沟槽的底部的栅极介质层电场，进而提升器件工作的鲁棒性。
[0010]示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极可接地，其漏极可连接其他元件，则SiC MOSFET的源极的电压为接地电压(0V)。由于第一P型半导体区与源极连接，则第一P型半导体区的电压也为接地电压，从而能够有效屏蔽栅极沟槽的底部的栅极介质层电场，进而提升器件工作的鲁棒性。
[0011]示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极也可连接其他元件，其漏极也连接其他元件，则SiC MOSFET的源极的电压为其他元件输入
的信号的电压。由于第一P型半导体区与源极连接，则第一P型半导体区的电压也为该输入的信号的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：N型的半导体衬底；漂移层，所述漂移层包括：依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区和源区，以及第一P型半导体区；所述第一P型半导体区设置在所述漂移层两个侧面，所述第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至所述第一N型半导体区中；相互间隔设置的多个栅极沟槽；其中，所述多个栅极沟槽沿平行于所述半导体衬底所在平面的第一方向延伸，且沿平行于所述半导体衬底所在平面的第二方向排列，所述多个栅极沟槽沿所述第三方向由所述漂移层的顶部延伸至所述第一N型半导体区中，且所述第一P型半导体区的底部与所述漂移层的顶部之间的距离大于所述栅极沟槽的底部与所述漂移层的顶部之间的距离；栅极，所述栅极包括相互接触的第一栅极和第二栅极，所述第一栅极隔着栅介质层填充设置于所述栅极沟槽中，所述第二栅极隔着所述栅介质层设置于所述漂移层顶部；层间介质层，所述层间介质层覆盖于所述栅极远离所述半导体衬底一侧，且覆盖所述栅极以及所述源区的第一部分区域；源极，所述源极覆盖于所述层间介质层远离所述半导体衬底一侧，且覆盖所述层间介质层、所述第一P型半导体区和所述源区的第二部分区域；漏极，所述漏极设置于所述半导体衬底远离所述漂移层的一侧，且覆盖所述半导体衬底；其中，所述第一方向、所述第二方向以及所述第三方向相互交叉设置。2.如权利要求1所述的半导体器件，其特征在于，所述第一P型半导体区在所述第二方向与所述第三方向组成的第一平面上的正投影覆盖所述栅极沟槽在所述第一平面上的正投影。3.如权利要求2所述的半导体器件，其特征在于，分别设置于所述漂移层同一侧的第一P型半导体区为一个整体区域；所述第一P型半导体区在所述半导体衬底的正投影为沿所述第二方向延伸的条形区域。4.如权利要求2所述的半导体器件，其特征在于，所述第一P型半导体区包括分别设置于所述漂移层同一侧的多个区域，所述源区的第三部分区域为多个区域，所述第一P型半导体区的多个区域与所述源区的第三部分区域的多个区域相互间隔设置。5.如权利要求1
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4任一项所述的半导体器件，其特征在于，所述第一P型半导体区在所述半导体衬底的正投影与所述栅极沟槽在所述半导体衬底的正投影互不交叠。6.如权利要求5所述的半导体器件，其特征在于，所述栅极沟槽与所述第一P型半导体区之间具有所述源区的第四部分区域。7.如权利要求5所述的半导体器件，其特征在于，在设置于所述漂移层同一侧的第一P型半导体区为多个区域时，所述栅极沟槽通过对应的所述栅介质层与对应的所述第一P型半导体区接触。8.如权利要求1
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7任一项所述的半导体器件，其特征在于，所述漂移层还包括：第一屏蔽沟槽；
所述第一屏蔽沟槽设置在所述漂移层的两个侧面，所述第一屏蔽沟槽的侧壁与底部设置有所述第一P型半导体区。9.如权利要求8所述的半导体器件，其特征在于，所述第一屏蔽沟槽填充有所述栅极的材料。10.如权利要求1
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7任一项所述的半导体器件，其特征在于，所述漂移层还包括：第二屏蔽沟槽；所述第二屏蔽沟槽设置在所述漂移层的两个侧面，所述第一P型半导体区设置于所述第二屏蔽沟槽内。11.如权利要求10所述的半导体器件，其特征在于，所述第一P型半导体区为设置于所述第二屏蔽沟槽内的P型的外延层。12.如权利要求1
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11任一项所述的半导体器件，其特征在于，所述多个栅极沟槽划分为至少一个沟槽组。13.如权利要求12所述的半导体器件，其特征在于，所述沟槽组为多个，相邻两个沟槽组共用设置于所述相邻两个沟槽组之间的第一P型半导体区。14.如权利要求13所述的半导体器件，其特征在于，相邻两个沟槽组共用设置于所述相邻两个沟槽组之间的第一屏蔽沟槽或...

【专利技术属性】
技术研发人员：焦春坤，滨田公守，
申请(专利权)人：华为数字能源技术有限公司，
类型：发明
国别省市：