一种FPGA模组和音频转换设备制造技术

本发明专利技术公开了一种FPGA模组和采用该模组的音频转换设备，包括：网络模块、时钟模块和主控模块，所述时钟模块包括：时钟校准单元，用于生成并行数据，从所述主控模块接收时钟频差，并根据所述时钟频差调整所生成的并行数据；串行化单元，用于将所述并行数据进行并串转换得到基础时钟信号；计数单元，用于根据所述基础时钟信号生成时间戳；所述网络模块根据所述PTP报文中的消息类型获取报文经离其时的时间戳，所述主控模块根据所述网络模块获取到的时间戳计算时间差和网络延时，再根据预设规则获取所述时钟频差。本发明专利技术通过FPGA内部模块生成硬件时间戳，并获取网络端对端处的时间戳，减少内部延时对时间差的计算，提高时钟同步精准度。度。度。

【技术实现步骤摘要】
一种FPGA模组和音频转换设备


[0001]本专利技术涉及时钟同步领域，尤其涉及一种FPGA模组和包括该FPGA模组的音频转换设备。

技术介绍

[0002]精确时间同步协议（Precision Time Protocol，PTP），是一种用于在计算机网络中同步时钟的协议，在局域网中实现了亚微秒范围内的时钟精度，使其适用于测量和控制系统。
[0003]在同一局域网中，从节点通过网络与同一局域网内的主节点保持同步，现有技术中主、从节点内一般通过专用的时钟芯片生成本地时钟信号，设备间运行PTP协议发送Sync、Delay_Req、Delay_Resq指令来完成从节点的时间校准，达到时钟同步的目的。然而，采用专用时钟芯片极易受限于芯片厂家的供应，而且硬件成本相对较高。另外，主从节点由于时钟频率不同步会导致两者之间的时间差offset发生变化，现有技术在根据PTP协议实现同步校准时，未考虑到PTP报文在设备内部的延时以及因网络环境变化等原因使得网络延时发生抖动，进而影响所获取到的时间差，从而进一步影响时钟频差的获取，导致所实现的时钟同步精准度不够高。

技术实现思路

[0004]有鉴于此，因为现有的时钟同步精准度不够高的问题，本专利技术提供一种FPGA模组和包括该FPGA模组的音频转换设备，通过FPGA内部模块生成硬件时间戳，并获取网络端对端处的时间戳，减少内部延时、网络延时对时间差计算的影响，提高时钟同步精准度。
[0005]为了解决上述问题，本专利技术提供一种FPGA模组，基于PTP协议实现时钟同步，包括：网络模块、时钟模块和主控模块，所述网络模块根据网络协议接收和发送PTP报文，所述主控模块对所述时钟模块进行同步校准，所述时钟模块包括：时钟校准单元，用于生成并行数据，从所述主控模块接收时钟频差，并根据所述时钟频差调整所生成的并行数据；串行化单元，用于将所述并行数据进行并串转换得到基础时钟信号；计数单元，用于根据所述基础时钟信号生成时间戳；所述网络模块根据所述PTP报文中的消息类型获取报文经离其时的时间戳，所述主控模块根据所述网络模块获取到的时间戳计算时间差和网络延时，再根据预设规则获取所述时钟频差。
[0006]其中，所述PTP报文包括Sync报文、Delay_Req报文和Delay_Resq报文，将所述FPGA模组应用在主节点和从节点，所述主节点和从节点交互一组PTP报文的时间为一个同步周期，一个同步周期对应一个时间差、网络延时和同步时间点，所述同步时间点为所述同步周期内的一个时间点。
[0007]进一步，为了减少设备内部延时对网络延时和时间差计算的干扰，对于任意同步
周期，获取对应的时间差和网络延时包括：所述主节点发送Sync报文，所述主节点的网络模块获取所述Sync报文经离其时的第一时间戳，并将所获取的第一时间戳封装在Sync报文中；所述从节点接收所述Sync报文，所述从节点的网络模块获取所述Sync报文经离其时的第二时间戳；所述从节点的主控模块从所述网络模块接收所述Sync报文和第二时间戳，并从所述Sync报文中解析所述第一时间戳；所述从节点发送所述Delay_Req报文，所述从节点的网络模块获取所述Delay_Req报文经离其时的第三时间戳，并发送给所述从节点的主控模块；所述主节点接收Delay_Req报文，所述主节点的网络模块获取所述Delay_Req报文经离其时的第四时间戳；所述主节点发送所述Delay_Resq报文，所述主节点的网络模块将所述第四时间戳封装在所述Delay_Resq报文中；所述从节点接收所述Delay_Resq报文，所述从节点的网络模块接收所述Delay_Resq报文并发送给所述主控模块，所述主控模块从所述Delay_Resq报文中解析所述第四时间戳；所述从节点的主控模块根据所述第一时间戳、第二时间戳、第三时间戳和第四时间戳计算所述主节点和从节点之间的时间差和网络延时。
[0008]更进一步，为了减少网络延时抖动对一同步周期内时间差获取的影响，为使第一时间戳更加逼近于第三时间戳，所述从节点的主控模块对所述主节点发送所述Sync报文时间进行预测，控制所述从节点根据预测时间发送所述Delay_Req报文。
[0009]其中，所述预设规则为：设定校准周期，所述主控模块在每个校准周期内获取一次时钟频差。
[0010]作为一种实施方式，为了进一步降低网络延时抖动对时间差的干扰，对于每个校准周期，所述主控模块获取所述时钟频差，包括：在校准周期内设定若干个统计周期，所述统计周期内包括了若干个同步周期；在每个统计周期内将网络延时最小的同步周期所对应的时间差作为所述统计周期内的优选时间差；将各统计周期的优选时间差及其对应的同步时间点进行线性拟合得到所述校准周期内的时钟频差。
[0011]作为另一种实施方式，对于每个校准周期，所述主控模块获取所述时钟频差，包括：所述校准周期包含若干同步周期；选取任意两个同步周期，根据所选同步周期对应的时间差和同步时间点计算时钟频差。
[0012]为了便于操作，对于任意同步周期，其对应的同步时间点为其第一时间戳。
[0013]另外，本专利技术还公开了一种音频转换设备，所述音频转换设备上述FPGA模组。
[0014]其中，所述音频转换设备还包括模数转换模块和数模转换模块，所述模数转换模块接入模拟音频信号，将模拟音频信号转换为数字音频信号；所述数模转换模块将数字音频信号转换成模拟音频信号，输出模拟音频信号；所述FPGA模组还包括编解码模块，所述编
解码模块实现数字音频信号和IP音频流之间的转换，所述IP音频流指能够在网络中传输的数字音频信号；所述FPGA模组中的网络模块根据网络协议发送和接收所述IP音频流。
[0015]与现有技术相比，本专利技术具有以下优势：本专利技术的FPGA模组利用并行数据经过并串转换产生时钟信号，进而基于PTP协议在获取主、从节点的时间差时尽量减少设备内部时延干扰以及因网络不稳定所带来的干扰，使得所获取的时间差更加接近真实的时间差，从而基于获取到的时间差得到主、从节点之间的时钟频差，实现精准时钟同步；本专利技术的音频转换设备，采用上述FPGA模组实现同一网络中各设备间的同步，保证IP音频流传输的可靠性和稳定性。
附图说明
[0016]图1是本专利技术中音频转换设备的模块示意图；图2是图1中FPGA模组的模块示意图；图3是同一网络中主从节点之间通过PTP协议实现时钟同步的连接示意图；图4是同一网络中主从节点之间通过PTP协议实现时钟同步的流程示意图；图5是对称网络中主从节点之间时间差随时间的变化示意图；图6是非对称网络中主从节点之间时间差随时间的变化示意图。
具体实施方式
[0017]下面结合实施例对本专利技术作更进一步的说明。
[0018]图1中本专利技术的音频转换设备100包括FPGA模组、模数转换模块、数模转换模块，FPGA模组包括：网络模块、编解码模块、时钟模块和主控模块；模数转换模块，连接模拟音频输入接口（图未示），接入模拟音频信号，将模拟音频信号转换为数字本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA模组，基于PTP协议实现时钟同步，包括：网络模块、时钟模块和主控模块，所述网络模块根据网络协议接收和发送PTP报文，所述主控模块对所述时钟模块进行同步校准，其特征在于，所述时钟模块包括：时钟校准单元，用于生成并行数据，从所述主控模块接收时钟频差，并根据所述时钟频差调整所生成的并行数据；串行化单元，用于将所述并行数据进行并串转换得到基础时钟信号；计数单元，用于根据所述基础时钟信号生成时间戳；所述网络模块根据所述PTP报文中的消息类型获取报文经离其时的时间戳，所述主控模块根据所述网络模块获取到的时间戳计算时间差和网络延时，再根据预设规则获取所述时钟频差。2.根据权利要求1所述的FPGA模组，其特征在于，所述PTP报文包括Sync报文、Delay_Req报文和Delay_Resq报文，将所述FPGA模组应用在主节点和从节点，所述主节点和从节点交互一组PTP报文的时间为一个同步周期，一个同步周期对应一个时间差、网络延时和同步时间点，所述同步时间点为所述同步周期内的一个时间点。3.根据权利要求2所述的FPGA模组，其特征在于，对于任意同步周期，获取对应的时间差和网络延时包括：所述主节点发送Sync报文，所述主节点的网络模块获取所述Sync报文经离其时的第一时间戳，并将所获取的第一时间戳封装在Sync报文中；所述从节点接收所述Sync报文，所述从节点的网络模块获取所述Sync报文经离其时的第二时间戳；所述从节点的主控模块从所述网络模块接收所述Sync报文和第二时间戳，并从所述Sync报文中解析所述第一时间戳；所述从节点发送所述Delay_Req报文，所述从节点的网络模块获取所述Delay_Req报文经离其时的第三时间戳，并发送给所述从节点的主控模块；所述主节点接收Delay_Req报文，所述主节点的网络模块获取所述Delay_Req报文经离其时的第四时间戳；所述主节点发送所述Delay_Resq报文，所述主节点的网络模块将所述第四时间戳封装在所述Delay_Resq报文中；所述从节点接收所述Delay_Resq报文，所述从节点的网络...

【专利技术属性】
技术研发人员：陈益新，马飞，
申请(专利权)人：南京美乐威电子科技有限公司，
类型：发明
国别省市：