IO电路制造技术

本发明专利技术提供了一种IO电路，包括驱动MOS管单元包括驱动PMOS管和驱动NMOS管，泄放MOS管单元包括泄放PMOS管和泄放NMOS管，门电压均衡单元与驱动MOS管单元和泄放MOS管单元连接，用于在出现静电脉冲时，为驱动PMOS管的栅极提供第一电压，为驱动NMOS管的栅极提供第二电压，为泄放PMOS管单元的栅极提供第三电压，为泄放NMOS管单元的栅极提供第四电压，且第一电压和第三电压的差值小于第一电压差，第二电压和第四电压的差值小于第二电压差，能够使驱动PMOS管和驱动NMOS管同时开启泄放，也能够使泄放PMOS管和泄放NMOS管同时开启泄放，以降低损坏率。率。率。

【技术实现步骤摘要】
IO电路


[0001]本专利技术涉及集成电路
，尤其涉及一种IO电路。

技术介绍

[0002]静电释放(Electro
‑
Static discharge，ESD)现象在生活中随处可见，其本质是两个不同电视的物体相互接触时产生的电荷转移。在芯片的使用过程中，不可避免的会遭受ESD事件，在纳秒级的时间单位下，流过管脚的ESD峰值电流可达几安。严重的ESD事件可能会导致门氧化层破裂、金属熔断、PN节点穿刺等问题，进而导致芯片漏电增大、短路或者开路等问题。
[0003]近年来随着半导体工艺的不断发展，半导体器件的尺寸得以持续缩减，技术的更新改善了芯片的功耗，减小了芯片的尺寸，强化了芯片的功能。然而在追求“小尺寸”的过程中也衍生出了一些问题，例如器件的栅氧化层变得越来越薄，栅极击穿电压不断降低，金属层减薄导致更高的电阻率，晶体管密度的增大是的器件的散热变得越发的困难，这些问题都是的电路在面对EDS事件时更加的“脆弱”。
[0004]IO电路是面对ESD事件的第一道“防线”，对ESD泄放起着至关重要的作用。图1为传统双向IO电路的结构示意图。参照图1，传统双向IO电路包括第一驱动缓冲器、第二驱动缓冲器、驱动PMOS管、驱动NMOS管、泄放PMOS管、泄放NMOS管、第一电阻和第二电阻，所述第一驱动缓冲器的输入端和所述第二驱动缓冲器的输入端均连接核心电路，所述第一驱动缓冲器的输出端与所述驱动PMOS管的栅极连接，所述驱动PMOS管的源极、所述驱动PMOS管的体端、所述泄放PMOS管的源极、所述泄放PMOS管的体端和所述第一电阻的一端均接电源电压，所述泄放PMOS管的栅极与所述第一电阻的另一端连接，所述第二驱动缓冲器的输出端与所述驱动NMOS管的栅极连接，所述驱动NMOS管的源极、所述驱动NMOS管的体端、所述泄放NMOS管的源极、所述泄放NMOS管的体端和所述第二电阻的一端均接地，所述第二电阻的另一端与所述泄放NMOS管的栅极连接，所述驱动PMOS管的漏极、所述泄放PMOS管的漏极、所述驱动NMOS管的漏极和所述泄放NMOS管漏极连接。
[0005]参照图1，当传统双向IO电路正常工作时，用于输出驱动的驱动PMOS管或驱动NMOS管正常输出，所述泄放PMOS管和所述泄放NMOS管处于关断状态。当传统双向IO电路没有上电，且发生ESD事件时，用于输出驱动的驱动PMOS管或驱动NMOS管与泄放PMOS管或泄放NMOS管共同完成对ESD的泄放。
[0006]图2为MOS管触发ESD泄放的骤回曲线。参照图2，Vt1是MOS管的启动电压，当MOS管的漏极的电压大于Vt1后，寄生的横向三极管被气动，进入骤回区，伺候如果漏极电压继续增大就会达到热击穿点Vt2，，从而对器件造成不可逆的损伤。在ESD事件发生时，驱动NMOS管的栅极是“悬空”状态，而泄放MOS管的栅极接地，这导致静电脉冲来临时，驱动MOS管的栅极与泄放MOS管的栅极电压存在差异，难以同时启动，进而导致先开启ESD泄放的MOS管会注入更大的电流，进而出现MOS管的二次启动，容易造成器件的损坏。
[0007]因此，有必要提供一种新型的IO电路以解决现有技术中存在的上述问题。

技术实现思路

[0008]本专利技术的目的在于提供一种IO电路，保证驱动MOS管和泄放MOS管同时启动，以降低损坏率。
[0009]为实现上述目的，本专利技术的所述IO电路，包括：
[0010]驱动MOS管单元，包括驱动PMOS管和驱动NMOS管；
[0011]泄放MOS管单元，包括泄放PMOS管和泄放NMOS管；
[0012]门电压均衡单元，与所述驱动MOS管单元和所述泄放MOS管单元连接，用于在出现静电脉冲时，为所述驱动PMOS管的栅极提供第一电压，为所述驱动NMOS管的栅极提供第二电压，为所述泄放PMOS管单元的栅极提供第三电压，为所述泄放NMOS管单元的栅极提供第四电压，且所述第一电压和所述第三电压的差值小于第一电压差，所述第二电压和所述第四电压的差值小于第二电压差。
[0013]所述IO电路的有益效果在于：门电压均衡单元与所述驱动MOS管单元和所述泄放MOS管单元连接，用于在出现静电脉冲时，为所述驱动PMOS管的栅极提供第一电压，为所述驱动NMOS管的栅极提供第二电压，为所述泄放PMOS管单元的栅极提供第三电压，为所述泄放NMOS管单元的栅极提供第四电压，且所述第一电压和所述第三电压的差值小于第一电压差，所述第二电压和所述第四电压的差值小于第二电压差，能够使驱动PMOS管和驱动NMOS管同时开启泄放，也能够使泄放PMOS管和泄放NMOS管同时开启泄放，以降低损坏率。
[0014]可选地，所述门电压均衡单元包括第一门电压均衡PMOS管和第二门电压均衡PMOS管，所述第一门电压均衡PMOS管的源极与所述驱动PMOS管的栅极连接，所述第一门电压均衡PMOS管的漏极与所述驱动PMOS管的漏极连接，所述第二门电压均衡PMOS管的源极与所述泄放PMOS管的栅极连接，所述第二门电压均衡PMOS管的漏极与所述泄放PMOS管的漏极连接，所述第一门电压均衡PMOS管的栅极和所述第二门电压均衡PMOS管的栅极均接电源电压。
[0015]可选地，所述门电压均衡单元还包括第一门电压均衡NMOS管和第二门电压均衡NMOS管，所述第一门电压均衡NMOS管的漏极与所述驱动NMOS管的漏极连接，所述第一门电压均衡NMOS管的源极与所述驱动NMOS管的栅极连接，所述第二门电压均衡NMOS管的漏极与所述泄放NMOS管的漏极连接，所述第二门电压均衡NMOS管的源极与所述泄放NMOS管的栅极连接，所述第一门电压均衡NMOS管的栅极与所述第二门电压均衡NMOS管的栅极均接地。
[0016]可选地，所述门电压均衡单元包括第一门电压均衡PMOS管、第二门电压均衡PMOS管和第一镇流电阻，所述第一门电压均衡PMOS管的源极与所述驱动PMOS管的栅极连接，所述第二门电压均衡PMOS管的源极与所述泄放PMOS管的栅极连接，所述第一门电压均衡PMOS管的漏极和所述第二门电压均衡PMOS管的漏极均与所述第一镇流电阻的一端连接，所述第一镇流电阻的另一端与所述驱动PMOS管的漏极连接，所述第一门电压均衡PMOS管的栅极和所述第二门电压均衡PMOS管的栅极均接电源电压。
[0017]可选地，所述门电压均衡单元还包括第一门电压均衡NMOS管、第二门电压均衡NMOS管和第二镇流电阻，所述第一门电压均衡NMOS管的源极与所述驱动NMOS管的栅极连接，所述第二门电压均衡NMOS管的源极与所述泄放NMOS管的栅极连接，所述第一门电压均衡NMOS管的漏极和所述第二门电压均衡NMOS管的漏极均与所述第二镇流电阻的一端连接，所述第二镇流电阻的另一端与所述驱动NMOS管的漏极连接，所述第一门电压均衡NMOS管的
栅极与所述第二门电压均衡NMOS管的栅极均接地。
[0018]可选地，所述第一门电压均衡PMOS管的尺寸与所述驱动PMOS管的尺寸比例为1:16～1:2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种IO电路，其特征在于，包括：驱动MOS管单元，包括驱动PMOS管和驱动NMOS管；泄放MOS管单元，包括泄放PMOS管和泄放NMOS管；门电压均衡单元，与所述驱动MOS管单元和所述泄放MOS管单元连接，用于在出现静电脉冲时，为所述驱动PMOS管的栅极提供第一电压，为所述驱动NMOS管的栅极提供第二电压，为所述泄放PMOS管单元的栅极提供第三电压，为所述泄放NMOS管单元的栅极提供第四电压，且所述第一电压和所述第三电压的差值小于第一电压差，所述第二电压和所述第四电压的差值小于第二电压差。2.根据权利要求1所述的IO电路，其特征在于，所述门电压均衡单元包括第一门电压均衡PMOS管和第二门电压均衡PMOS管，所述第一门电压均衡PMOS管的源极与所述驱动PMOS管的栅极连接，所述第一门电压均衡PMOS管的漏极与所述驱动PMOS管的漏极连接，所述第二门电压均衡PMOS管的源极与所述泄放PMOS管的栅极连接，所述第二门电压均衡PMOS管的漏极与所述泄放PMOS管的漏极连接，所述第一门电压均衡PMOS管的栅极和所述第二门电压均衡PMOS管的栅极均接电源电压。3.根据权利要求2所述的IO电路，其特征在于，所述门电压均衡单元还包括第一门电压均衡NMOS管和第二门电压均衡NMOS管，所述第一门电压均衡NMOS管的漏极与所述驱动NMOS管的漏极连接，所述第一门电压均衡NMOS管的源极与所述驱动NMOS管的栅极连接，所述第二门电压均衡NMOS管的漏极与所述泄放NMOS管的漏极连接，所述第二门电压均衡NMOS管的源极与所述泄放NMOS管的栅极连接，所述第一门电压均衡NMOS管的栅极与所述第二门电压均衡NMOS管的栅极均接地。4.根据权利要求1所述的IO电路，其特征在于，所述门电压均衡单元包括第一门电压均衡PMOS管、第二门电压均衡PMOS管和第一镇流电阻，所述第一门电压均衡PMOS管的源极与所述驱动PMOS管的栅极连接，所述第二门电压均衡PMOS管的源极与所述泄放PMOS管的栅极连接，所述第一门电压均衡PMOS管的漏极和所述第二门电压均衡PMOS管的漏极均与所述第一镇流电阻的一端连接，所述第一镇流电阻的另一端与所述驱动PMOS管的漏极连接，所述第一门电压均衡PMOS管的栅极和所述第二门电压均衡PMOS管的栅极均接电源电压。5.根据权利要求4所述的IO电路，其特征在于，所述门电压均衡单元还包括第一门电压均衡NMOS管、第二门电压均衡NMOS管和第二镇流电阻，所述第一门电压均衡NMOS管的源极与所述驱动NMOS管的栅极连接，所述第二门电压均衡NMOS管的源极与所述泄放NMOS管的栅极连接，所述第一门电压均衡NMOS管的漏极和所述第二门电压均衡NMOS管的漏极均与所述第二镇流电阻的一端连接，所述第二镇流电阻的另一端与所述驱动NMOS管的漏极连接，所述第一门电压均衡NMOS管的栅极与所述第二门电压均衡NMOS管的栅极均接地。6.根据权利要求5所述的IO电路，其特征在于，所述第一门电压均衡PMOS管的尺寸与所述驱动PMOS管的尺寸比例为1:16～1:24，所述第二门电压均衡PMOS管的尺寸与所述驱动PMOS管的尺寸比例为1:16～1:24，所述第一门电压均衡NMOS管的尺寸与所述驱动NMOS管的尺寸的比...

【专利技术属性】
技术研发人员：王岳峰，严慧婕，蒋宇，叶民基，任永旭，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：