具有过驱动能力的后驱动器和芯片制造技术

本发明专利技术提供了一种具有过驱动能力的后驱动器和芯片。第一偏置电路被配置为：当下拉电路被使能时，在后驱动器的输出端和上拉电路的第一P沟通金属氧化物半导体(PMOS)晶体管的栅极之间提供第一电压偏移。第二偏置电路被配置为：当上拉电路被使能时，在后驱动器的输出端和下拉电路的第一N沟道金属氧化物半导体(NMOS)晶体管的栅极之间提供第二电压偏移。因此，尽管上拉电路中的PMOS晶体管和下拉电路中的NMOS晶体管由过驱动电压供电，但它们都能够得到很好的保护。得到很好的保护。得到很好的保护。

【技术实现步骤摘要】
具有过驱动能力的后驱动器和芯片


[0001]本专利技术通常涉及驱动电路，更特别地，涉及具有过驱动能力的后驱动器和芯片。

技术介绍

[0002]随着半导体制造技术的发展(例如，缩小到5nm、4nm、3nm或以下)，最大施加电压被抑制(例如，远低于7nm产品的最大施加电压)。如果同一印刷电路板(printed circuit board，PCB)上存在几代芯片，则需要进行过驱动(overdrive)设计。例如，电源系统不仅为新一代芯片提供1.5V电压，还为老一代芯片提供3.3V电压，这意味着针对新一代芯片需要过驱动技术。
[0003]通常，与用于操作新一代晶体管的额定电压(nominal voltage，亦可互换地描述为“标称电压”)VDD相比，过驱动电压使用额定电压VDD的两倍加上增量电压VX。例如，额定电压VDD可能为1.5V，而过驱动电压(2VDD+VX)为3.3V。增量电压VX(例如，0.3V)可能会导致晶体管损坏。例如，栅极
‑
漏极电压(gate
‑
drain voltage)可能高达VDD+VX(其大于额定电压VDD)，从而损坏晶体管。此外，传统的过驱动设计需要多路复用器(multiplexers)，这会导致可靠性问题。因此，需要一种新的过驱动设计。

技术实现思路

[0004]以下
技术实现思路
仅是说明性的，而无意于以任何方式进行限制。即，提供以下概述来介绍本文描述的新颖和非显而易见的技术的概念，重点，益处和优点。选择的实施方式在下面的详细描述中进一步描述。因此，以下
技术实现思路
既不旨在标识所要求保护的主题的必要特征，也不旨在用于确定所要求保护的主题的范围。
[0005]本专利技术的示例性实施例提供了一种具有过驱动能力的后驱动器和芯片。
[0006]第一方面，本专利技术提供一种后驱动器，其中，该后驱动器包括上拉电路、下拉电路、第一偏置电路和第二偏置电路。上拉电路具有串联耦接在过驱动电压源和该后驱动器的输出端之间的多个P沟道金属氧化物半导体PMOS晶体管，其中，该多个PMOS晶体管中的第一PMOS晶体管的漏极耦接该后驱动器的输出端。下拉电路具有串联耦接在该后驱动器的输出端和接地端之间的多个N沟道金属氧化物半导体NMOS晶体管，其中，该多个NMOS晶体管中的第一NMOS晶体管的漏极耦接该后驱动器的输出端。第一偏置电路被配置为：当该下拉电路被使能时，在该后驱动器的输出端和该第一PMOS晶体管的栅极之间提供第一电压偏移，以在该下拉电路被使能时增大该第一PMOS晶体管的栅极处的电压电平。第二偏置电路被配置为：当该上拉电路被使能时，在该后驱动器的输出端和该第一NMOS晶体管的栅极之间提供第二电压偏移，以在该上拉电路被使能时降低该第一NMOS晶体管的栅极处的电压电平。
[0007]在一些实施例中，该过驱动电压源用于提供过驱动电压，该过驱动电压为该后驱动器的额定电压的两倍加上增量电压；以及，该第一电压偏移和该第二电压偏移取决于该增量电压。
[0008]在一些实施例中，该多个PMOS晶体管中的第二PMOS晶体管的漏极耦接到该第一
PMOS晶体管的源极；以及，当该下拉电路被使能时，该第二PMOS晶体管的漏极处的电压电平因该第一电压偏移而升高，从而该第二PMOS晶体管得到保护。
[0009]在一些实施例中，该第二PMOS晶体管的栅极由保护电压偏置，该保护电压等于该额定电压加上该增量电压。
[0010]在一些实施例中，该多个NMOS晶体管中的第二NMOS晶体管的漏极耦接到该第一NMOS晶体管的源极；以及，当该上拉电路被使能时，该第二NMOS晶体管的漏极处的电压电平因该第二电压偏移而下降，从而该第二NMOS晶体管得到保护。
[0011]在一些实施例中，该第二NMOS晶体管的栅极被该额定电压偏置。
[0012]在一些实施例中，该后驱动器还包括第三NMOS晶体管，该第三NMOS晶体管的栅极耦接到该第二PMOS晶体管的漏极，该第三NMOS晶体管的漏极被该保护电压偏置，以及，该第三NMOS晶体管的源极耦接到该第一PMOS晶体管的栅极。
[0013]在一些实施例中，该第一偏置电路包括串联耦接的多个二极管，以在该下拉电路被使能时提供该第一电压偏移。
[0014]在一些实施例中，该第一电压偏移平衡了该增量电压。
[0015]在一些实施例中，该后驱动器还包括第三PMOS晶体管，该第三PMOS晶体管的栅极耦接到该第二NMOS晶体管的漏极，该第三PMOS晶体管的漏极被该额定电压偏置，以及，该第三PMOS晶体管的源极耦接到该第一NMOS晶体管的栅极。
[0016]在一些实施例中，该第二偏置电路包括串联耦接的多个二极管，以在该上拉电路被使能时提供第二电压偏移。
[0017]在一些实施例中，该第二电压偏移平衡了该增量电压。
[0018]在一些实施例中，该多个PMOS晶体管中的第四PMOS晶体管的源极耦接到该过驱动电压源，该第四PMOS晶体管的漏极耦接到该第二PMOS晶体管的源极，以及，第四PMOS晶体管的栅极接收第一控制信号，其中：
[0019]为了使能该上拉电路，该第一控制信号为该保护电压；以及
[0020]为了禁用该上拉电路，该第一控制信号为该额定电压的两倍加上该增量电压。
[0021]在一些实施例中，该多个NMOS晶体管中的第四NMOS晶体管的源极耦接到该接地端，该第四NMOS晶体管的漏极耦接到该第二NMOS晶体管的源极，以及，该第四NMOS晶体管的栅极接收第二控制信号；其中：
[0022]为了使能该下拉电路，该第二控制信号为该额定电压；以及
[0023]为了禁用该下拉电路，该第二控制信号为接地电压。
[0024]第二方面，本专利技术提供了一种具有过驱动能力的芯片，其中，该芯片包括如上所述的后驱动器。
[0025]本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本专利技术的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
[0026]通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本专利技术。
[0027]图1是根据本专利技术示例性实施例示出的具有过驱动能力的芯片(chip)100。
[0028]图2A示出了上拉电路106被使能且下拉电路108被禁能的状态。
[0029]图2B示出了下拉电路108被使能且上拉电路106被禁能的状态。
[0030]在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本专利技术实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
[0031]以下描述为本专利技术实施的较佳实施例，其仅用来例举阐释本专利技术的技术特征，而并非用来限制本专利技术的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种后驱动器，其特征在于，该后驱动器包括：上拉电路，具有串联耦接在过驱动电压源和该后驱动器的输出端之间的多个P沟道金属氧化物半导体PMOS晶体管，其中，该多个PMOS晶体管中的第一PMOS晶体管的漏极耦接该后驱动器的输出端；下拉电路，具有串联耦接在该后驱动器的输出端和接地端之间的多个N沟道金属氧化物半导体NMOS晶体管，其中，该多个NMOS晶体管中的第一NMOS晶体管的漏极耦接该后驱动器的输出端；第一偏置电路，被配置为：当该下拉电路被使能时，在该后驱动器的输出端和该第一PMOS晶体管的栅极之间提供第一电压偏移，以在该下拉电路被使能时增大该第一PMOS晶体管的栅极处的电压电平；以及第二偏置电路，被配置为：当该上拉电路被使能时，在该后驱动器的输出端和该第一NMOS晶体管的栅极之间提供第二电压偏移，以在该上拉电路被使能时降低该第一NMOS晶体管的栅极处的电压电平。2.如权利要求1所述的后驱动器，其特征在于，该过驱动电压源用于提供过驱动电压，该过驱动电压为该后驱动器的额定电压的两倍加上增量电压；以及，该第一电压偏移和该第二电压偏移取决于该增量电压。3.如权利要求2所述的后驱动器，其特征在于，该多个PMOS晶体管中的第二PMOS晶体管的漏极耦接到该第一PMOS晶体管的源极；以及，当该下拉电路被使能时，该第二PMOS晶体管的漏极处的电压电平因该第一电压偏移而升高，从而该第二PMOS晶体管得到保护。4.如权利要求3所述的后驱动器，其特征在于，该第二PMOS晶体管的栅极由保护电压偏置，该保护电压等于该额定电压加上该增量电压。5.如权利要求2所述的后驱动器，其特征在于，该多个NMOS晶体管中的第二NMOS晶体管的漏极耦接到该第一NMOS晶体管的源极；以及，当该上拉电路被使能时，该第二NMOS晶体管的漏极处的电压电平因该第二电压偏移而下降，从而该第二NMOS晶体管得到保护。6.如权利要求5所述的后驱动器，其特征在于，该第二NMOS晶体管的栅极被该额定电压偏置。7.如权利要求4所述...

【专利技术属性】
技术研发人员：艾飞，徐薪承，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：