包含半导体装置的划片区中的图案的设备及方法制造方法及图纸

本公开涉及包含半导体装置的划片区中的图案的设备和方法。描述包含划线中的结构的设备。实例设备包含：第一芯片和第二芯片；划片区，其在所述第一芯片与所述第二芯片之间；裂缝引导区，其在所述划片区中，所述裂缝引导区包含切割线，所述第一芯片和所述第二芯片将沿着所述切割线划分；及结构，其安置在所述裂缝引导区中且沿着所述切割线延伸。引导区中且沿着所述切割线延伸。引导区中且沿着所述切割线延伸。

【技术实现步骤摘要】
包含半导体装置的划片区中的图案的设备及方法


[0001]本公开涉及半导体的
，且更确切地说，涉及包含半导体装置的划片区中的图案的设备及方法。

技术介绍

[0002]高数据可靠性、高存储器存取速度、较低功耗和减小的芯片大小为半导体存储器所需要的特征。近年来，一些半导体装置包含具有在导电层之间展现弱电极化的低介电常数(k)的绝缘材料，例如碳氮化硅(SiOC)和碳氮化硅(SiCN)的低k膜。包含所述低k膜以减小导电层之间的寄生电容且因此实现半导体装置中的电子电路的高速操作。
[0003]然而，低k材料具有弱的热机械特性。举例来说，与二氧化硅(SiO2)膜和氮化硅(Si3N4)膜相比，低k膜对其邻近导电层或导电组件(例如，互连件)具有较低粘附性。另外，低k材料为脆性的。在半导体元件形成于半导体晶片上后，半导体晶片被切割成半导体芯片。在切割过程期间，可产生裂缝，且这类裂缝可通过低k膜与另一介电膜之间(例如，SiO2与SiOC膜之间、SiCN与SiO2膜之间等)的膜界面传播。裂缝可到达半导体装置的元件形成区，这可能导致半导体装置的较低良率。
[0004]为了减少切割过程中的上述裂缝，可在切割之前通过刻蚀穿过包含低k膜的层而在划片区中形成凹槽，这可能增加制造复杂性和成本，例如，包含额外的光图案化和刻蚀工艺。

技术实现思路

[0005]根据本公开的一个实施例，提供一种设备。所述设备包括：第一芯片和第二芯片；划片区，其在第一芯片与第二芯片之间；裂缝引导区，其在划片区中；及结构，其安置在裂缝引导区中且沿着切割线延伸。裂缝引导区包含切割线，第一芯片和第二芯片将沿着所述切割线划分。
[0006]根据本公开的另一实施例，提供一种设备。所述设备包括：电路区，其包含至少一个电路；至少一个侧表面；及电路边缘，其包含沿着侧表面延伸的结构。
[0007]根据本公开的又一实施例，提供一种设备。所述设备包括：第一芯片和第二芯片；划片区，其包含在第一芯片与第二芯片之间的裂缝引导区；及结构，其在裂缝引导区中，配置成响应于划片区中的切割而引导力远离第一芯片和第二芯片。
附图说明
[0008]图1为根据本公开的实施例的半导体晶片中包含的多个半导体芯片的布局的图。
[0009]图2为根据本公开的实施例的邻近半导体芯片的俯视图的图。
[0010]图3为根据本公开的一个实施例的包含划片区和划片中心区的部分的竖直横截面图。
[0011]图4为根据本公开的一个实施例的划片中心区中的结构的竖直横截面图。
[0012]图5为根据本公开的一个实施例的包含划片区和划片中心区的部分的竖直横截面图。
[0013]图6A为根据本公开的一个实施例的划片中心区的布局的图。
[0014]图6B为根据本公开的一个实施例的划片中心区的布局的图。
[0015]图6C为根据本公开的一个实施例的划片中心区的布局的图。
[0016]图6D为根据本公开的一个实施例的划片中心区的布局的图。
[0017]图6E为根据本公开的一个实施例的划片中心区的布局的图。
[0018]图6F为根据本公开的一个实施例的划片中心区的布局的图。
[0019]图6G为根据本公开的一个实施例的划片中心区的布局的图。
[0020]图7A为根据本公开的一个实施例的划片中心区的布局的图。
[0021]图7B为根据本公开的一个实施例的划片中心区的布局的图。
[0022]图7C为根据本公开的一个实施例的划片中心区的布局的图。
[0023]图7D为根据本公开的一个实施例的划片中心区的布局的图。
[0024]图7E为根据本公开的一个实施例的划片中心区的布局的图。
[0025]图8为根据本公开的实施例的半导体晶片中部分的布局的图。
具体实施方式
[0026]下文将参考随附图式详细解释本公开的各种实施例。以下详细描述参考借助于说明展示其中可实践本公开的实施例的特定方面的随附图式。足够详细地描述这些实施例以使得本领域的技术人员能够实践本公开的实施例。可利用其它实施例，且可在不脱离本公开的范围的情况下进行结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新的实施例。
[0027]图1为根据本公开的实施例的半导体晶片100中包含的多个半导体芯片104的布局的图。图1为说明形成在半导体晶片装置100上的多个电路区106和划片区108的布局的示意性配置的平面图。半导体晶片100可包含多个半导体芯片104。多个半导体芯片104中的每一者可包含对应电路区106及对应电路区106周围的对应电路边缘110。在一些实施例中，电路区106可安置在矩阵中，且每一电路区106可具有矩形形状。在每一电路区106中，可安置晶体管和电路组件，包含导电互连件。晶体管和电路组件可包含多个存储器单元、提供例如对存储器单元的读取操作和写入操作的存储器存取功能的一或多个电路，以及控制所述电路的控制电路。
[0028]划片区108可安置在每一电路区106周围。划片区108可包含邻近电路区106周围的邻近芯片104的电路边缘110。在一些实施例中，每一芯片104内的划片区108(例如，图2的衬垫区206)可包含测试元件群组(未展示)，所述测试元件群组包含测试电路。每一划片区108还可包含邻近芯片104的邻近电路边缘110之间的划片中心区112。在一些实施例中，可在划片中心区112中限定切割线，以用于将半导体晶片100分离成个别半导体芯片104。
[0029]在一些实施例中，将图1中的半导体晶片100分离成芯片104可由切割步骤执行。可沿着划片中心区112中的切割线执行切割步骤。在一些实施例中，可执行隐形激光切割。在一些实施例中，可执行叶片切割。半导体晶片100可包含部分114和115。部分114可包含邻近半导体芯片104和邻近半导体芯片104的侧面之间的划片中心区112。部分115可包含邻近半
导体芯片104的拐角和邻近半导体芯片104的拐角之间的划片中心区112。
[0030]图2为根据本公开的实施例的邻近半导体芯片104的俯视图的图。每一半导体芯片104可包含电路区106，所述电路区106具有在电路区106与划片区108之间的电路边缘110。划片区108可包含邻近于芯片104的电路区106而提供的衬垫区206。衬垫区206可包含邻近半导体芯片104的输入/输出端子。衬垫区206还可包含测试电路和测试端子以及邻近半导体芯片之间的划片区108中的测试电路。划片中心区112可安置在划片区108的中心处。划片中心区112可安置在邻近衬垫区206之间。划片中心区112可包含裂缝引导区202。在一些实施例中，裂缝引导区202可包含在划片中心区112的中心处的裂缝引导结构。裂缝引导区202中的裂缝引导结构可引导由于切割而产生的过量的力沿着划片中心区112中的裂缝引导结构远离芯片104。在一些实施例中，裂缝引导区2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：第一芯片和第二芯片；划片区，其在所述第一芯片与所述第二芯片之间；裂缝引导区，其在所述划片区中，所述裂缝引导区包含切割线，所述第一芯片和所述第二芯片将沿着所述切割线划分；及结构，其安置在所述裂缝引导区中且沿着所述切割线延伸。2.根据权利要求1所述的设备，其中所述划片区进一步包括：第一衬垫区，其包含所述第一芯片的至少一个第一测试端子；及第二衬垫区，其包含所述第二芯片的至少一个第二测试端子；且其中所述结构安置在所述第一衬垫区与所述第二衬垫区之间。3.根据权利要求1所述的设备，所述结构在平行于所述切割线的第一方向上延伸，所述切割线垂直于到所述第一芯片的第二方向。4.根据权利要求1所述的设备，其中所述结构包括安置在膜中的一或多个管线。5.根据权利要求4所述的设备，其中所述结构包括大于所述膜的硬度的硬度。6.根据权利要求5所述的设备，其中所述膜包括具有较低介电常数(k)的材料(低k材料)。7.根据权利要求5所述的设备，其中所述结构包括金属。8.根据权利要求1所述的设备，其中所述结构跨越层延伸。9.根据权利要求8所述的设备，其中所述结构包括通孔。10.根据权利要求9所述的设备，其中所述通孔连接到所述层下方的另一图案。11.一种设备，其包括：电路区，其包含至少一个电路；至少一个侧表面；及电路边缘，其包含沿着所述侧表面延伸的结构。12.根据权利要求11...

【专利技术属性】
技术研发人员：杉冈繁，川北惠三，R，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：