访问存储器的电路、方法和SOC芯片技术

本申请公开一种访问存储器的电路、方法和SOC芯片，其中访问存储器的电路，包括时钟切换电路和仲裁电路；所述时钟切换电路用于根据预设的场景时钟进行时钟切换，将切换后的工作时钟提供至所述仲裁电路；所述仲裁电路用于接收多个主机的访问请求，采用所述工作时钟控制各个主机有序访问存储器。本申请可以提高SOC芯片中主机访问存储器的效率，提升访问效果。提升访问效果。提升访问效果。

【技术实现步骤摘要】
访问存储器的电路、方法和SOC芯片


[0001]本申请涉及电路
，具体涉及一种访问存储器的电路、方法和SOC芯片。

技术介绍

[0002]在SOC(System on Chip，片上系统)设计中多个主机(Master)同时访问一个存储器(Memory)的情况是被广泛的应用的，由于一个存储器同一时刻只能响应一个主机的访问，传统方案中，各个主机往往采用异步FIFO(First Input First Output，先进先出)握手的方式在仲裁电路的协调下依次访问存储器。这种访问方式中，由于控制信号需要异步握手，读写数据需要异步FIFO进行缓存，容易导致访问效率降低。

技术实现思路

[0003]鉴于此，本申请提供一种访问存储器的电路、方法和SOC芯片，以解决现有SOC芯片中主机访问存储器的效率低的问题。
[0004]本申请一方面提供一种访问存储器的电路，包括时钟切换电路和仲裁电路；
[0005]所述时钟切换电路用于根据预设的场景时钟进行时钟切换，将切换后的工作时钟提供至所述仲裁电路；
[0006]所述仲裁电路用于接收多个主机的访问请求，采用所述工作时钟控制各个主机有序访问存储器。
[0007]可选地，所述场景时钟包括第一时钟和第二时钟，所述第一时钟为切换前的时钟，所述第二时钟为切换后的时钟；
[0008]所述时钟切换电路用于在预设的时钟切换时机关断所述第一时钟对应的第一选择信号，使第一选择信号对应的第一时钟域信号关断，并开启所述第二时钟对应的第二选择信号，使第二选择信号对应的第二时钟域信号开启，提供至所述仲裁电路的时钟切换为所述第二时钟。
[0009]可选地，所述第一时钟域信号在所述第一时钟的下降沿关断；和/或，所述第二时钟域信号在所述第二时钟的下降沿开启。
[0010]可选地，所述时钟切换电路包括第一或门和各个场景时钟对应的时钟切换单元；各个时钟切换单元的输出端对应连接所述第一或门的一个输入端，所述第一或门的输出端为所述时钟切换电路的输出端；
[0011]所述各个时钟切换单元用于接入对应的场景时钟和选择信号。
[0012]可选地，所述时钟切换单元还用于在开启对应的时钟域信号时，将其他各个时钟切换单元置为异步复位状态。
[0013]可选地，所述时钟切换单元包括第一D触发器、第二D触发器和第一与门；
[0014]所述第一D触发器的第一输入端接入对应的选择信息，第二输入端接入对应的场景时钟，输出端连接所述第二D触发器的第一输入端；所述第二D触发器的第二输入端接入对应的场景时钟，输出端连接所述第一与门的第一输入端；所述第一与门的第二输入端接
入对应的场景时钟，输出端连接所述第一或门的一个输入端。
[0015]可选地，所述时钟切换单元还包括第一或非门；所述第一或非门的各个输入端分别连接一个其他时钟切换单元中第二D触发器的输出端，输出端分别连接所述第一D触发器和第二D触发器的异步复位端。
[0016]可选地，所述仲裁电路还用于采用所述工作时钟控制当前主机访问所述存储器，并确定下一次访问存储器的目标主机，在所述目标主机与所述当前主机不一致时将访问存储器的主机切换至所述目标主机。
[0017]可选地，所述仲裁电路还用于预存各个主机对应的访问次序，在接收第一主机的访问请求时，根据所述访问次序判断所述第一主机是否为下一次访问所述存储器的主机，若是则将所述第一主机确定为所述目标主机。
[0018]可选地，所述仲裁电路还用于预存各个主机对应的访问优先级，在接收第一主机的访问请求时，根据所述访问优先级和当前收到的访问请求判断所述第一主机是否具有访问权限，若是则将所述第一主机确定为所述目标主机。
[0019]可选地，所述仲裁电路还用于在确定目标主机之后，向所述目标主机反馈访问准备信号，将所述存储器的读写时钟切换至所述目标主机的主机读写时钟，并向其他各个主机反馈访问占用信号。
[0020]可选地，所述仲裁电路包括访问状态确定单元、信号反馈单元和时钟配置单元；
[0021]所述访问状态确定单元用于确定各个主机的访问状态和所述目标主机；所述信号反馈单元用于向所述目标主机反馈访问准备信号，并向其他各个主机反馈访问占用信号；所述时钟配置单元用于将所述存储器的读写时钟切换至所述目标主机的主机读写时钟。
[0022]可选地，上述访问存储器的电路还包括各个主机对应设置的协议转换电路；所述协议转换电路用于将对应主机的数据读写接口转换至所述存储器匹配的接口；
[0023]和/或，上述访问存储器的电路还包括各个主机对应设置的同步电路；所述同步电路用于同步对应主机与所述仲裁电路之间的信息。
[0024]本申请另一方面提供一种访问存储器的方法，包括：
[0025]根据预设的场景时钟进行时钟切换，将用于控制主机访问存储器的工作时钟切换至目标时钟；
[0026]接收多个主机的访问请求，采用所述目标时钟控制各个主机有序访问存储器。
[0027]本申请另一方面提供一种SOC芯片，包括存储器、多个主机和上述任一种访问存储器的电路。
[0028]本申请上述访问存储器的电路、方法和SOC芯片中，时钟切换电路可以根据预设的场景时钟进行时钟无缝切换，将切换后的工作时钟提供至仲裁电路，使仲裁电路采用稳定有效的工作时钟控制各个主机有序访问存储器，可以提高访问存储器的效率，提升访问效果。此外存储器被访问时使用的是对应主机的时钟，这样在各个时刻都可以切换仲裁电路的工作时钟，即切换仲裁电路的工作时钟时相应主机仍能正常访问存储器，提升了各主机访问存储器时的灵活性。
附图说明
[0029]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1是SOC芯片结构示意图；
[0031]图2是本申请实施例的访问存储器的电路结构示意图；
[0032]图3是传统仲裁电路的时钟切换时序图；
[0033]图4a、图4b和图4c是本申请实施例的时钟切换电路结构示意图；
[0034]图5a和图5b是本申请实施例的时钟切换电路工作时序示意图；
[0035]图6a、图6b和图6c是本申请实施例的主机访问状态示意图；
[0036]图7a、图7b和图7c是本申请实施例中仲裁电路的部分结构示意图；
[0037]图8是本申请实施例的访问存储器的电路结构示意图；
[0038]图9是本申请实施例中第一子同步电路示意图；
[0039]图10是本申请实施例的SOC芯片结构示意图。
具体实施方式
[0040]某些应用中采用的SOC芯片可以参考图1所示，图1中，Masteri(i＝1,2,
……
，N)表示第i个主机，Mem表示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种访问存储器的电路，其特征在于，包括时钟切换电路和仲裁电路；所述时钟切换电路用于根据预设的场景时钟进行时钟切换，将切换后的工作时钟提供至所述仲裁电路；所述仲裁电路用于接收多个主机的访问请求，采用所述工作时钟控制各个主机有序访问存储器。2.根据权利要求1所述的访问存储器的电路，其特征在于，所述场景时钟包括第一时钟和第二时钟，所述第一时钟为切换前的时钟，所述第二时钟为切换后的时钟；所述时钟切换电路用于在预设的时钟切换时机关断所述第一时钟对应的第一选择信号，使第一选择信号对应的第一时钟域信号关断，并开启所述第二时钟对应的第二选择信号，使第二选择信号对应的第二时钟域信号开启，提供至所述仲裁电路的时钟切换为所述第二时钟。3.根据权利要求2所述的访问存储器的电路，其特征在于，所述第一时钟域信号在所述第一时钟的下降沿关断；和/或，所述第二时钟域信号在所述第二时钟的下降沿开启。4.根据权利要求2所述的访问存储器的电路，其特征在于，所述时钟切换电路包括第一或门和各个场景时钟对应的时钟切换单元；各个时钟切换单元的输出端对应连接所述第一或门的一个输入端，所述第一或门的输出端为所述时钟切换电路的输出端；所述各个时钟切换单元用于接入对应的场景时钟和选择信号。5.根据权利要求4所述的访问存储器的电路，其特征在于，所述时钟切换单元还用于在开启对应的时钟域信号时，将其他各个时钟切换单元置为异步复位状态。6.根据权利要求4所述的访问存储器的电路，其特征在于，所述时钟切换单元包括第一D触发器、第二D触发器和第一与门；所述第一D触发器的第一输入端接入对应的选择信息，第二输入端接入对应的场景时钟，输出端连接所述第二D触发器的第一输入端；所述第二D触发器的第二输入端接入对应的场景时钟，输出端连接所述第一与门的第一输入端；所述第一与门的第二输入端接入对应的场景时钟，输出端连接所述第一或门的一个输入端。7.根据权利要求6所述的访问存储器的电路，其特征在于，所述时钟切换单元还包括第一或非门；所述第一或非门的各个输入端分别连接一个其他时钟切换单元中第二D触发器的输出端，输出端分别连接所述第一D触发器和第二D触发器的异步复位端。8.根据权利要...

【专利技术属性】
技术研发人员：侯振伟，钟旭，
申请(专利权)人：炬芯科技股份有限公司，
类型：发明
国别省市：