一种基于信号处理SiP的DDR3堆叠结构制造技术

本发明专利技术涉及一种基于信号处理SiP的DDR3堆叠结构，属于集成电路封装领域。本发明专利技术为解决半导体制造中多个DDR3集成的问题，DDR3堆叠结构采取两两堆叠后进行集成，并在最上层堆叠IPD完成三层堆叠集成。其中DDR3的连接方式为菊花链fly

【技术实现步骤摘要】
一种基于信号处理SiP的DDR3堆叠结构


[0001]本专利技术属于集成电路封装领域，具体涉及一种基于信号处理SiP的DDR3堆叠结构。

技术介绍

[0002]在图像或信号处理过程中，处理器需要从片外高速存储器中读取数据来进行运算。配合高速及大数据量的图像处理等相关算法，处理器的片外高速存储器也需要更高的工作频率、更高的接口带宽以及更大的存储容量。现阶段，大部分图像处理器都使用DDR3作为高速存储器来缓存待处理数据或处理结果，其数据量是比较大的，比如某些卫星图像、视频数据，其数据量都能达到几个G。另一方面，随着处理器核数的增加，并行处理过程中需要给每一个核都分配相应的DDR3空间，以提高并行效率。综上，从图像处理算法应用角度，需要配置容量超过1GB的DDR来满足图像处理的并行性及处理效率。
[0003]根据调研，目前为保证运算量，需要最少1GB容量，按照双信号处理SiP的使用需求需要2GB容量，就目前产品中使用的DDR3需要8颗KGD集成进去以解决容量需求问题。如果依然按照平铺的方式集成此数量的DDR3 KGD，对于该架构的引出损失非常本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于信号处理SiP的DDR3堆叠结构，其特征在于，该DDR3堆叠结构包括第一DDR3堆叠结构(200)和第二DDR3堆叠结构(300)；该第一DDR3堆叠结构(200)包括：第一堆叠结构(210)，第二堆叠结构(220)，第一基板(230)，第一堆叠结构(210)上的第一金线(211)，第二金线(212)，第三金线(213)以及第二堆叠结构(220)上的第四金线(221)，第五金线(222)；第一堆叠结构(210)中：IPD(214)具有上表面(217)，第一DDR3(215)具有上表面(218)，第二DDR3(216)具有上表面(219)，第一基板(230)具有上表面(231)；IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第二金线(212)与第二DDR3(216)的上表面(219)进行电连接；第二DDR3(216)的上表面(219)通过第三金线(213)与第一基板(230)的上表面(231)进行电连接；IPD(214)的上表面(217)和第一DDR3(215)的上表面(218)通过第一金线(211)与第一基板(230)的上表面(231)进行电连接；第二堆叠结构(220)中：IPD(223)具有上表面(226)，第一DDR3(224)具有上表面(227)，第二DDR3(225)具有上表面(228)；IPD(223)的上表面(226)，第一DDR3(224)的上表面(227)通过第四金线(221)与第二DDR3(225)的上表面(228)进行电连接；第二DDR3(225)的上表面(228)通过第五金线(222)与第一基板(230)的上表面(231)进行电连接；第二DDR3堆叠结构(300)包括：第三堆叠结构(310)，第四堆叠结构(320)，第二基板(330)，第三堆叠结构(310)上的第六金线(311)，第七金线(312)和第四堆叠结构(320)上的第八金线(321)，第九金线(322)；第三堆叠结构(310)中：IPD(313)具有上表面(316)，第一DDR3(314)具有上表面(317)，第二DDR3(315)具有上表面(318)；第二基板(330)具有上表面(331)；IPD(313)的上表面(316)和第一DDR3(314)的上表面(317)通过第六金线(311)与第二基板(330)的上表面(331)进行电连接；第二DDR3(315)的上表面(318)通过第七金线(312)与第二基板(330)的上表面(331)进行电连接；第四堆叠结构(320)中IPD(323)具有上表面(326)，第一DDR3(324)具有上表面(327)，第二DDR3(325)具有上表面(328)；IPD(323)的上表面(326)，DDR3的上表面(327)通过第八金线(321)与第二基板(330)的上表面(331)进行电连接；DDR3325的上表面(328)通...

【专利技术属性】
技术研发人员：朱琳，张楠，徐艺轩，付月，朱天成，章飚，曾永红，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：