具有台阶状侧壁的半导体芯片及其制造方法技术

可以提供半导体芯片、半导体封装和半导体芯片制造方法。该半导体芯片包括：包括器件区域和边缘区域的基板；顺序堆叠在基板上的器件层和布线层；在器件区域上的子焊盘和在边缘区域上的残留测试图案，其中残留测试图案的侧壁与基板的侧壁对准；以及覆盖子焊盘和残留测试图案的上电介质堆叠。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。上电介质堆叠的侧壁可以具有台阶区域。侧壁可以具有台阶区域。侧壁可以具有台阶区域。

【技术实现步骤摘要】
具有台阶状侧壁的半导体芯片及其制造方法


[0001]本专利技术构思涉及半导体器件和/或半导体封装，更具体地，涉及具有台阶状侧壁的半导体芯片、包括半导体芯片的半导体封装和/或制造半导体芯片的方法。

技术介绍

[0002]一般地，其上形成有半导体器件的晶片分为其上形成有多个单元的芯片区域和将芯片相互区分开的划线道。诸如晶体管、电阻器和电容器的多个半导体器件形成在芯片区域上，而不形成在划线道上。沿着划线道切割晶片，以完成或分离每个半导体器件(或半导体芯片)。划线道可以在其上提供有用于曝光工艺的对准键、和/或测试图案，该测试图案用于监控形成在芯片区域上的半导体器件的电特性和缺陷图案以检查工艺是否正常执行。

技术实现思路

[0003]本专利技术构思的一些示例实施方式提供了具有提高的可靠性的半导体芯片。
[0004]本专利技术构思的一些示例实施方式提供了具有提高的可靠性的半导体封装。
[0005]本专利技术构思的一些示例实施方式提供了能够提高产量的半导体芯片制造方法。
[0006]根据本专利技术构思的一些示例实施方式，一种半导体芯片可以包括：包括器件区域和边缘区域的基板；顺序堆叠在基板上的器件层和布线层；在布线层上的残留测试图案和子焊盘，子焊盘在器件区域上，残留测试图案在边缘区域上，残留测试图案的侧壁与基板的侧壁对准；以及覆盖子焊盘和残留测试图案的上电介质堆叠。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。上电介质堆叠的侧壁可以具有台阶区域。
[0007]根据本专利技术构思的一些示例实施方式，一种半导体芯片可以包括：基板，包括器件区域和边缘区域；器件层和布线层，顺序堆叠在基板上；在布线层上的残留测试图案和子焊盘，子焊盘在器件区域上，残留测试图案在边缘区域上，残留测试图案的侧壁与基板的侧壁对准；上电介质堆叠，覆盖子焊盘和残留测试图案；钝化层，在上电介质堆叠上；分离电介质图案，穿透边缘区域上的布线层；接合焊盘，在上电介质堆叠中并连接到子焊盘；导电凸块，穿透钝化层并联接到接合焊盘；以及焊料层，联接到导电凸块。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。上电介质堆叠的侧壁可以具有台阶区域。接合焊盘的顶表面可以位于距钝化层的顶表面第一深度处。台阶区域的底表面可以位于距钝化层的顶表面第二深度处。第二深度可以是第一深度的大约0.9倍至大约2.0倍。
[0008]根据本专利技术构思的一些示例实施方式，一种半导体芯片可以包括：基板，包括器件区域和边缘区域；器件层和布线层，顺序堆叠在基板上；在布线层上的残留测试图案和子焊盘，子焊盘在器件区域上，残留测试图案在边缘区域上，残留测试图案的侧壁与基板的侧壁对准；以及上电介质堆叠，覆盖子焊盘和残留测试图案。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。器件层可以包括器件层间电介质层。上电介质堆叠可以包括顺序堆叠的多个上电介质层。上电介质层中最上面的上电介质层的侧壁处的表面粗糙度可以小于器件层间电介质层的侧壁处的表面粗糙度。
[0009]根据本专利技术构思的一些示例实施方式，一种半导体封装可以包括第一半导体芯片、堆叠在第一半导体芯片上的多个第二半导体芯片、以及覆盖第二半导体芯片的侧表面和第一半导体芯片的顶表面的模层。每个第二半导体芯片可以包括第二基板和在第二基板下方的电路结构。第二基板可以包括器件区域和围绕器件区域的边缘区域。该电路结构可以包括顺序堆叠在第二基板下方的器件层和布线层、在布线层下方的子焊盘和残留测试图案、以及覆盖子焊盘的底表面和残留测试图案的底表面的电介质堆叠。电介质堆叠的侧壁可以具有台阶区域。模层可以覆盖台阶区域。
[0010]根据本专利技术构思的一些示例实施方式，一种制造半导体芯片的方法可以包括：在包括多个器件区域和在器件区域之间的划线道区域的基板上形成布线层；在布线层上形成子焊盘和测试图案，子焊盘在器件区域中的对应器件区域上，测试图案在划线道区域上；形成覆盖子焊盘和测试图案的第一上电介质层；在第一上电介质层上形成连接到子焊盘的接合焊盘；形成覆盖接合焊盘和第一上电介质层的第二上电介质层；蚀刻测试图案上的第二上电介质层以形成暴露第一上电介质层的初步孔；以及蚀刻初步孔下方的第一上电介质层以形成暴露测试图案的第一孔，同时蚀刻在接合焊盘上的第二上电介质层以形成暴露接合焊盘的第二孔。
附图说明
[0011]图1是示出根据本专利技术构思的一些示例实施方式的半导体器件的平面图。
[0012]图2A是沿图1的线A
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A'截取的截面图。
[0013]图2B是沿图1的线B
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B'截取的截面图。
[0014]图3A是显示图2A的部分P1的放大图。
[0015]图3B是显示图2A的部分P2的放大图。
[0016]图4是显示晶圆的平面图。
[0017]图5A至图5K是示出制造具有图2A的截面的半导体芯片的方法的截面图。
[0018]图6是沿图1的线A
‑
A'截取的截面图。
[0019]图7是根据本专利技术构思的一些示例实施方式的制造图6的半导体芯片的方法的截面图。
[0020]图8是沿图1的线A
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A'截取的截面图。
[0021]图9A至图9C是示出制造图8的半导体芯片的方法的截面图。
[0022]图10是示出根据本专利技术构思的一些示例实施方式的半导体封装的截面图。
具体实施方式
[0023]现在将参照附图详细描述本专利技术构思的一些示例实施方式，以帮助清楚地说明本专利技术构思。
[0024]虽然在示例实施方式的描述中使用了术语“相同”、“相等”或“同样”，但应理解，可能存在一些不精确之处。因此，当一个元素被称为与另一个元素相同时，应理解，在期望的制造或操作公差范围(例如
±
10％)内，一个元素或值与另一元素相同。
[0025]当术语“约”或“基本上”在本说明书中与数值一起使用时，意指相关数值包括围绕所述及数值的制造或操作公差(例如
±
10％)。此外，当词语“大约”和“基本上”与几何形状
结合使用时，旨在是不需要几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是否被修饰为“大约”或“基本上”，将理解，这些数值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如
±
10％)。
[0026]图1是示出根据本专利技术构思的一些示例实施方式的半导体器件的平面图。图2A是沿着图1的线A
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A'截取的截面图。图2B是沿图1的线B
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B'截取的截面图。
[0027]参照图1、图2A和图2B，根据本示例实施方式的半导体芯片100可以包括基板1和电路结构CS。基板1可以包括例如半导体材料。基板1可以是单晶硅基板。基板1可以包括器件区域DR和围绕器件区域DR的边缘区域ER。基板1可以具有彼此相反的第一表面1a和第二表面1b。电路结构CS可以设置在基板1的第一表面1a上。电路结构CS可以包括顺序堆本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体芯片，包括：基板，包括器件区域和边缘区域；器件层和布线层，顺序堆叠在所述基板上；在所述布线层上的残留测试图案和子焊盘，所述子焊盘在所述器件区域上，所述残留测试图案在所述边缘区域上，所述残留测试图案的侧壁与所述基板的侧壁对准；以及上电介质堆叠，覆盖所述子焊盘和所述残留测试图案，其中所述上电介质堆叠暴露所述残留测试图案的顶表面的一部分，以及其中所述上电介质堆叠的侧壁具有台阶区域。2.根据权利要求1所述的半导体芯片，其中所述上电介质堆叠包括顺序堆叠的多个上电介质层，以及所述上电介质层中最上面的上电介质层的侧壁具有所述台阶区域。3.根据权利要求1所述的半导体芯片，其中所述上电介质堆叠包括顺序堆叠的多个上电介质层，以及所述上电介质层中最下面的上电介质层的侧壁偏离所述上电介质层中最上面的上电介质层的侧壁。4.根据权利要求1所述的半导体芯片，其中所述器件层包括器件层间电介质层，所述上电介质堆叠包括顺序堆叠的多个上电介质层，以及所述上电介质层中最上面的上电介质层的侧壁处的表面粗糙度小于所述器件层间电介质层的侧壁处的表面粗糙度。5.根据权利要求1所述的半导体芯片，其中所述布线层包括下电介质堆叠，所述下电介质堆叠包括多个下电介质层，所述上电介质堆叠包括多个上电介质层，每个所述下电介质层包括具有比硅氧化物的介电常数小的介电常数的电介质材料，以及每个所述上电介质层包括具有比每个所述下电介质层中包括的所述电介质材料的介电常数大的介电常数的电介质材料。6.根据权利要求5所述的半导体芯片，其中所述上电介质层的一部分穿透所述边缘区域上的所述下电介质堆叠，以将所述下电介质堆叠分成主下电介质堆叠和边缘下电介质堆叠，所述主下电介质堆叠覆盖所述器件区域和所述边缘区域的一部分，以及所述边缘下电介质堆叠覆盖所述边缘区域的剩余部分。7.根据权利要求6所述的半导体芯片，进一步包括：在所述主下电介质堆叠中的保护环结构，当在平面图中观察时，所述保护环结构围绕所述器件区域；以及在所述主下电介质堆叠中的切片坝结构，当在平面图中观察时，所述切片坝结构围绕所述保护环结构。8.根据权利要求1所述的半导体芯片，其中所述子焊盘和所述残留测试图案在同一水平，并且在材料和厚度方面是相同的。
9.根据权利要求1所述的半导体芯片，进一步包括：接合焊盘，在所述上电介质堆叠中并连接到所述子焊盘；钝化层，覆盖所述上电介质堆叠；导电凸块，穿透所述钝化层并联接到所述接合焊盘；以及焊料层，联接到所述导电凸块。10.根据权利要求1所述的半导体芯片，其中所述上电介质堆叠包括顺序堆叠的多个上电介质层，以及当在平面图中观察时，所述上电介质层中的最上面的上电介质层的侧壁具有方波形状。11.一种半导体芯片，包括：基板，包括器件区域和边缘区域；器件层和布线层，顺序堆叠在所述基板上；在所述布线层上的残留测试图案和子焊盘，所述子焊盘在所述器件区域上，...

【专利技术属性】
技术研发人员：金俊亨，李钟旼，崔慜贞，崔智旻，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：