一种垂直环栅的晶体管、无电容存储器结构及其制备方法技术

本发明专利技术涉及一种垂直环栅的晶体管、无电容存储器结构及其制备方法。无电容存储器结构自下而上包括：衬底；隔离层；读取位线层；设置在读取位线层上表面的柱状第一堆叠结构，其由第一沟道层、读取字线层和第一硬掩模层堆叠而成；第一栅介质层，其包围设置在第一堆叠结构的侧表面、上表面及读取位线层的上表面；覆盖第一栅介质层表面的第一栅极层；设置在第一栅极层上表面的柱状第二堆叠结构，其由第二沟道层、写入位线层和第二硬掩模层自下而上依次堆叠而成；第二栅介质层，其包围设置在第二堆叠结构的侧表面、上表面及第一栅极层的上表面；以及第二栅极层。本发明专利技术解决了沟道水平设置导致集成密度低的问题，同时还增强了栅极对导电沟道的控制能力。沟道的控制能力。沟道的控制能力。

【技术实现步骤摘要】
一种垂直环栅的晶体管、无电容存储器结构及其制备方法


[0001]本专利技术涉及晶体管领域，特别涉及一种垂直环栅的晶体管、无电容存储器结构及其制备方法。

技术介绍

[0002]非晶氧化物半导体薄膜晶体管(Amorphous Oxide
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Semiconductor Thin Film Transistor——OSTFT)由于其拥有低泄漏电流、低温简单的制备工艺，在显示面板驱动、存储以及柔性电路领域都有着较大的应用前景。
[0003]目前，水平和垂直沟道的都是平面器件，栅只覆盖沟道的一面，而在另一面的背沟道极有可能由于表面不平整引起载流子散射、H等杂质的扩散等原因也会引起器件性能变差。而具有全包围结构的环栅晶体管则可以消除这种由背沟道引起的不稳定性。
[0004]垂直沟道器件被认为拥有更小的占用面积，且更易于面向三维集成，因此在高集成密度的芯片中有着较大的应用潜力，垂直环栅氧化物半导体薄膜晶体管由于其后道工艺兼容，在单片三维堆叠芯片有较大的应用前景。
[0005]目前，常见的DRAM单元结构为一个晶体管漏极接一个电容的结构。这种结构需要不断地刷新电容中的电荷以保证数据不丢失，并且在读取时需要将电容中的电荷释放，读取完成后再重新写入，功耗较大。同时由于电容的制造工艺占用面积较大，尺寸微缩成为难题。
[0006]双晶体管无电容动态随机存储器(2Transistor 0Capacitor 2T0C)使用两个晶体管作为单元结构，电路图如图1所示，其中一个晶体管的漏极连接至另一个晶体管的栅极，利用栅电容存储电荷并改变晶体管跨导存储信息。
[0007]近年来，以铟镓锌氧化物(Indium Gallium Zinc Oxide
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IGZO)为沟道的2T0C存储器广受欢迎，这是因为基于IGZO薄膜晶体管(Thin Film Transistor
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TFT)的关态电流极小，用于2T0C的DRAM单元可以显著降低漏电速度。然而，现有的基于IGZO TFT的2T0C DRAM单元一般使用2个水平沟道的TFT在同一平面上连接，占用面积较大，集成密度较低。
[0008]传统的三维芯片结构常使用三维封装，晶圆键合或者TSV(Through
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Silicon
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Via)技术，在一定程度上减小了单元面积，提高了集成密度，但由于受制于上述方法尺寸的限制，存储与逻辑部分之间的互连通道在数微米或几十微米级，因此大幅限制了3D垂直互连的效率和带宽，且受制于深孔的深宽比的限制，孔的面积较大。单片三维集成的方法是在传统二维芯片的基础上，继续使用集成电路工艺(如薄膜，光刻，刻蚀等方法)生长具有特定功能的器件。单片三维集成的方式可以最大程度上减少互连线的长度，并提高集成密度。且在层间可以实现内部互联，进一步降低互连难度。单片三维集成最大的挑战之一是低温工艺(一般情况下要求<400℃)而IGZO
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TFT可以实现低温制备。
[0009]为此，提出本专利技术。

技术实现思路

[0010]本专利技术的主要目的在于提供一种垂直环栅的晶体管结构、无电容存储器结构及其制备方法，解决了现有技术中沟道水平设置导致集成密度低的问题，同时还采用环栅晶体管增强栅极对导电沟道的控制能力，以及通过控制纳米片数量及大小以控制栅宽，以及上下晶体管共用同一电极简化了互连难度。
[0011]为了实现以上目的，本专利技术提供了以下技术方案。
[0012]本专利技术的第一方面提供了一种垂直环栅的晶体管结构，其自下而上依次包括：
[0013]衬底；
[0014]隔离层；
[0015]源电极层；
[0016]以及设置在所述读取位线层上表面的多个柱状第一堆叠结构，所述第一堆叠结构由第一沟道层、读取字线层和第一硬掩模层自下而上依次堆叠而成；
[0017]以及第一栅介质层，所述第一栅介质层包围设置在所述第一堆叠结构的侧表面、上表面及读取位线层的上表面；
[0018]以及覆盖所述第一栅介质层表面的第一栅极层，且所述第一栅极层充满相邻所述第一堆叠结构的间隙。
[0019]本专利技术的第二方面提供了一种垂直环栅的无电容存储器结构，
[0020]自下而上依次包括：
[0021]衬底、隔离层、下层晶体管和上层晶体管；
[0022]所述下层晶体管包括：读取位线层；
[0023]以及设置在所述读取位线层上表面的多个柱状第一堆叠结构，所述第一堆叠结构由第一沟道层、读取字线层和第一硬掩模层自下而上依次堆叠而成；
[0024]以及第一栅介质层，所述第一栅介质层包围设置在所述第一堆叠结构的侧表面、上表面及读取位线层的上表面；
[0025]以及覆盖所述第一栅介质层表面的第一栅极层，且所述第一栅极层充满相邻所述第一堆叠结构的间隙；
[0026]所述上层晶体管包括：
[0027]设置在所述第一栅极层上表面的多个柱状第二堆叠结构，所述第二堆叠结构由第二沟道层、写入位线层和第二硬掩模层自下而上依次堆叠而成；
[0028]以及第二栅介质层，所述第二栅介质层包围设置在所述第二堆叠结构的侧表面、上表面及第一栅极层的上表面；
[0029]以及覆盖所述第二栅介质层表面的第二栅极层，且所述第二栅极层充满相邻所述第二堆叠结构的间隙；
[0030]所述下层晶体管中的第一栅极层同时作为上层晶体管的漏极。
[0031]本专利技术的上述无电容存储器结构因特定的结构特点从而在集成密度、栅极对导电沟道的控制能力和栅宽可调等方面具有比现有存储器更优异的水平。其特定的结构特点主要指以下方面。
[0032]一方面，两个晶体管采用垂直堆叠形式，每个晶体管中的位线、字线、栅极、沟道也采用垂直堆叠形成，以上多重三维堆叠极大缩小了单元面积，增大了集成密度。
[0033]另一方面，两个晶体管中的栅极(第一栅极层和第二栅极层)都采用“环栅”结构，即将沟道和源/漏极包围，并充满相邻堆叠结构(即沟道和源/漏极组成的纳米片结构)的间隙，利用间隙变相增加栅宽，因而对沟道具有极强的控制能力，进而降低亚阈值摆幅、降低关态电流。
[0034]又一方面，第一堆叠结构、第二堆叠结构等纳米片结构的数量和大小可在图形化和刻蚀阶段自由调整，因而栅宽也可随之调整，并且对集成密度影响几乎无影响。
[0035]又一方面，两个晶体管中的栅极(第一栅极层和第二栅极层)都采用“环栅”结构，能将沟道全部包围，从而避免了背沟道对晶体管的不利影响。
[0036]又一方面，下层晶体管的栅极和上层晶体管的漏极使用同一电极(即下层晶体管的栅极同时作为上层晶体管的漏极)，进一步简化了互联难度，降低了寄生效应。
[0037]以上垂直环栅的无电容存储器结构还可进一步改进，以改善器件的综合性能，如下文列举。
[0038]进一步地，所述隔离层采用SiO2、SiN
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中的至少一种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种垂直环栅的晶体管结构，其特征在于，自下而上依次包括：衬底；隔离层；源电极层；以及设置在所述读取位线层上表面的多个柱状第一堆叠结构，所述第一堆叠结构由第一沟道层、读取字线层和第一硬掩模层自下而上依次堆叠而成；以及第一栅介质层，所述第一栅介质层包围设置在所述第一堆叠结构的侧表面、上表面及读取位线层的上表面；以及覆盖所述第一栅介质层表面的第一栅极层，且所述第一栅极层充满相邻所述第一堆叠结构的间隙。2.一种垂直环栅的无电容存储器结构，其特征在于，自下而上依次包括：衬底、隔离层、下层晶体管和上层晶体管；所述下层晶体管包括：读取位线层；以及设置在所述读取位线层上表面的多个柱状第一堆叠结构，所述第一堆叠结构由第一沟道层、读取字线层和第一硬掩模层自下而上依次堆叠而成；以及第一栅介质层，所述第一栅介质层包围设置在所述第一堆叠结构的侧表面、上表面及读取位线层的上表面；以及覆盖所述第一栅介质层表面的第一栅极层，且所述第一栅极层充满相邻所述第一堆叠结构的间隙；所述上层晶体管包括：设置在所述第一栅极层上表面的多个柱状第二堆叠结构，所述第二堆叠结构由第二沟道层、写入位线层和第二硬掩模层自下而上依次堆叠而成；以及第二栅介质层，所述第二栅介质层包围设置在所述第二堆叠结构的侧表面、上表面及第一栅极层的上表面；以及覆盖所述第二栅介质层表面的第二栅极层，且所述第二栅极层充满相邻所述第二堆叠结构的间隙；所述下层晶体管中的第一栅极层同时作为上层晶体管的漏极。3.根据权利要求1所述的垂直环栅的无电容存储器结构，其特征在于，所述隔离层采用SiO2、SiN
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中的至少一种；和/或，所述读取位线层、所述读取字线层、所述第一栅极层、所述写入位线层和所述第二栅极层各自独立地采用Mo、TiN、Ti、Al中的至少一种。4.根据权利要求1所述的垂直环栅的无电容存储器结构，其特征在于，所述第一沟道层和所述第二沟道层各自独立地采用In2O3、ZnO、IGZO中的至少一种；和/或，所述第一栅介质层和所述第二栅介质层各自独立地采用SiO2、HfO2、Al2O3中的至少一种。5.根据权利要求1
‑
3任一项所述的垂直环栅的无电容存储器结构，其特征在于，所述第一堆叠结构和所述第二堆叠结构共形。6.根据权利要求1
‑
3任一项所述的垂直环栅的无电容存储器结构，其特征在于，所述第
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【专利技术属性】
技术研发人员：宋智雨，许高博，颜刚平，杨尚博，殷华湘，罗军，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：