【技术实现步骤摘要】
总线转换系统及方法
[0001]本专利技术涉及数据转换
，尤其涉及总线转换系统及方法。
技术介绍
[0002]PCIE(Peripheral Component Interconnect Express)是用于连接高速组件的接口标准，是PCI规格的延伸。PCIE总线由英特尔(Intel)公司于2004年推出，最初是针对高速的声音与影像数据流处理所设计，后来用以提升量测装置到计算机内存的数据传输率。PCIE最新标准为Gen6.0，与Gen5.0相比带宽再次翻倍，达到了64Gb/s,并且延迟相比上一代更低，同时PCIE支持x1、x2、x4、x8、x16、x32多种通道模式伸缩性非常强，可以满足不同系统设备对数据传输带宽的不同需求，所以PCIE几乎取代了以往所有的内部总线(包括AGP和PCI)。现在英特尔和AMD的CPU已采用单芯片组技术，取代原有的南桥/北桥。
[0003]AXI4
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Stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。AXI4
【技术保护点】
【技术特征摘要】
1.一种总线转换系统，其特征在于，包括：PCIE转AXI4模块以及AXI4转PCIE模块；所述PCIE转AXI4模块，用于接收由PCIE总线传输的待转换PCIE数据包；读取待转换PCIE数据包的第一个子数据，并根据第一个子数据判断待转换PCIE数据包的数据包类型以及DW的个数；根据待转换PCIE数据包的数据包类型及DW的个数确定待转换PCIE数据包的剩余子数据个数；根据待转换PCIE数据包的剩余子数据个数，读取待转换PCIE数据包的剩余子数据，继而将待转换PCIE数据包的第一个子数据和剩余子数据进行拼接，将拼接后的数据以AXI4的格式通过AXI4总线输出；所述AXI4转PCIE模块，用于接收由AXI4总线传输的待转换AXI4数据包；根据所述待转换AXI4数据包分离出PCIE包头和数据体，将PCIE包头和数据体以TLP的格式通过PCIE总线输出；或，仅分离出PCIE包头，将PCIE包头以TLP的格式通过PCIE总线输出。2.如权利要求1所述的总线转换系统，其特征在于，所述PCIE转AXI4模块，包括：第一数据接收模块、第二数据接收模块、TX发送选择模块以及数据封装模块；所述第一数据接收模块，用于在所述待转换PCIE数据包为MRD数据包或MWR数据包时，接收由PCIE总线传输的待转换PCIE数据包，并将所述PCIE数据包写入第一FIFO；所述第二数据接收模块，用于在所述待转换PCIE数据包为CPLD数据包时，接收由PCIE总线传输的待转换PCIE数据包，并将所述待转换PCIE数据包写入第二FIFO；所述TX发送选择模块，用于生成FIFO读起始脉冲，并将所述FIFO读起始脉冲传输至所述数据封装模块；所述数据封装模块，用于在接收所述FIFO读起始脉冲后，从对应的FIFO中读取待转换PCIE数据包的第一个子数据，并根据待转换PCIE数据包的第一个子数据判断待转换PCIE数据包的数据包类型及DW的个数；根据待转换PCIE数据包的数据包类型及DW的个数确定待转换PCIE数据包的剩余子数据个数；根据待转换PCIE数据包的剩余子数据个数，读取待转换PCIE数据包的剩余子数据，继而将待转换PCIE数据包的第一个子数据和剩余子数据进行拼接，将拼接后的数据以AXI4的格式通过AXI4总线输出；其中，所述数据包类型包括：MRD数据包、MWR数据包或CPLD数据包。3.如权利要求2所述的总线转换系统，其特征在于，所述AXI4转PCIE模块，包括：AXI4数据接收模块、RX发送选择模块、第一数据发送模块以及第二数据发送模块；所述AXI4数据接收模块，用于接收由AXI4总线传输的待转换AXI4数据包，对所述待转换AXI4数据包的数据包类型进行识别；若所述待转换AXI4数据包为MRD数据包，则将所述待转换AXI4数据包写入第三FIFO中进行存储，若所述待转换AXI4数据包为MWR数据包或CPLD数据包，则将所述待转换AXI4数据包写入第四FIFO中进行存储；所述RX发送选择模块，用于生成第二FIFO读起始脉冲，并将所述第二FIFO读起始脉冲传输至所述第一数据发送模块或第二数据发送模块；所述第一数据发送模块，用于在接收所述第二FIFO读起始脉...
【专利技术属性】
技术研发人员：王炳松，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：
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