纳米带半导体器件上的双金属栅极结构制造技术

本文提供了在不同器件上方形成具有不同功函数金属的半导体器件的技术。该技术可以用于任何数量的集成电路应用中，并且特别地适用于全环栅(GAA)晶体管。在示例中，邻近半导体器件各自包括不同的功函数以用作每个半导体器件的器件栅极电极。更具体地，第一半导体器件可以是p沟道GAA晶体管，其在晶体管的各个纳米带周围具有第一功函数金属，而第二邻近半导体器件可以是n沟道GAA晶体管，其在晶体管的各个纳米带周围具有第二功函数金属。在第二半导体器件的纳米带周围不存在第一功函数金属的部分，并且在第一半导体器件的纳米带周围不存在第二功函数金属的部分。第二功函数金属的部分。第二功函数金属的部分。

【技术实现步骤摘要】
纳米带半导体器件上的双金属栅极结构


[0001]本公开内容涉及集成电路，并且更特别地，涉及不同半导体器件的金属栅极结构。

技术介绍

[0002]随着集成电路的尺寸持续缩小，出现了许多挑战。例如，减小存储器单元和逻辑单元的尺寸变得越来越困难。在一些情况下，在不同的晶体管器件上方沉积不同的金属。例如，p沟道晶体管可以使用具有第一(p型)金属的栅极，而n沟道晶体管可以使用具有不同于第一金属的第二(n型)金属的栅极。对于一些晶体管架构，执行多个沉积步骤以在集成电路上铺设不同金属可能导致在某些晶体管的沟道部分周围的不均匀金属分布，这可能对晶体管的阈值电压具有不利影响。因此，关于半导体器件中的金属栅极制造，仍然存在许多不可忽视的挑战。
附图说明
[0003]图1A和图1B是示出根据本公开内容的实施例的不同栅极材料的使用的一些半导体器件的截面图和平面图。
[0004]图1C和图1D是示出根据本公开内容的实施例的不同栅极材料的使用的具有连接的栅极的一些半导体器件的截面图和平面图。
[0005]图2A
‑
2D是示出根据本公开内容的实施例的用于形成具有不同材料成分的栅极电介质层的示例工艺中的各个阶段的截面图和平面图。
[0006]图3A
‑
3G是示出根据本公开内容的一些实施例的用于在不同的半导体器件上方形成不同的栅极材料的示例工艺中的各个阶段的截面图。
[0007]图4示出了根据本公开内容的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。
>[0008]图5是根据本公开内容的实施例的用于具有不同栅极材料的半导体器件的制造工艺的流程图。
[0009]图6示出了根据本公开内容的实施例的包括如本文中不同地描述的一个或多个集成电路的计算系统。
[0010]尽管将参考说明性实施例来进行以下详细描述，但鉴于本公开内容，其许多替代、修改和变化将是显而易见的。如将进一步理解的，附图不一定按比例绘制或旨在将本公开内容限制为所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但是假定所使用的处理设备和技术的真实世界限制的情况下，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑或者以其他方式是不平滑的。
具体实施方式
[0011]本文提供了在不同器件上方形成具有不同功函数金属的半导体器件的技术。该技
术可以用于任何数量的集成电路应用中，并且对于逻辑单元和存储器单元(例如，使用全环栅(GAA)晶体管的那些单元)特别有用。在示例中，一对横向邻近的半导体器件被布置为互补金属氧化物半导体(CMOS)配置，并且这一对中的每个器件包括用于用作每个半导体器件的器件栅极电极的不同的功函数金属。更具体地，第一半导体器件可以是在晶体管的一个或多个纳米带周围具有第一(p型)功函数金属的p沟道GAA晶体管，而第二邻近半导体器件可以是在晶体管的一个或多个纳米带周围具有第二(n型)功函数金属的n沟道GAA晶体管。在一些情况下，栅极电极还可以包括栅极填充材料，以填充栅极电极的未被功函数金属填充的任何剩余部分。栅极填充材料对于两个器件可以是相同的。根据实施例，在第二半导体器件的纳米带周围不存在第一功函数金属的部分，并且同样地，在第一半导体器件的纳米带周围不存在第二功函数金属的部分。在这种意义上，不存在第一功函数金属和第二功函数金属的堆叠或重叠，因此允许彼此独立地控制第一功函数金属和第二功函数金属的厚度。根据本公开内容，许多变化和实施例将是显而易见的。
[0012]总体概述
[0013]如上所述，关于半导体器件中的金属栅极制造，仍然存在许多不可忽视的挑战。一种类型的双金属栅极制造工艺涉及：在各处(例如在邻近的第一半导体器件和第二半导体器件的纳米带上方)沉积第一功函数金属，从一些器件去除第一功函数金属(例如从第二半导体器件上方去除第一功函数金属，同时在第一半导体器件上方保留该金属)，以及在各处沉积第二功函数金属。这导致一些器件(例如第一半导体器件)在第一半导体器件的晶体管的纳米带周围具有两种功函数金属，并且其他器件(例如第二半导体器件)在第二半导体器件的晶体管的纳米带周围仅具有第二功函数金属。由于晶体管的全环栅设计，第一半导体器件的纳米带之间的空间被首先沉积的功函数金属填充，同时任何另外沉积的金属(例如，第二功函数金属)沉积在纳米带堆叠体的顶部和侧面上，而不是在纳米带之间。与纳米带的边缘相比，这种类型的金属栅极结构可以导致纳米带之间的不同阈值电压。
[0014]因此，并且根据本公开内容的实施例，本文提供了在不同的半导体器件上方(包括在邻近半导体器件上方)形成不同的功函数栅极材料的技术，该技术使得在第二邻近半导体器件上方不存在第一半导体器件的功函数金属，并且反之亦然(例如，没有功函数金属的重叠或堆叠)。例如，邻近的n沟道和p沟道半导体器件可以使它们的栅极电耦接在一起，并且还在每个半导体器件的纳米带周围使用不同的功函数金属。根据一些实施例，本文描述的技术利用相邻的第一半导体器件与第二半导体器件之间的电介质壁的使用，以在第一半导体器件和第二半导体器件两者上方沉积第一功函数金属并且随后仅从第二半导体器件清除第一功函数金属时，将半导体器件彼此隔离。在一些实施例中，可以去除电介质壁以允许第二半导体器件周围的第二功函数金属电耦接到第一半导体器件的第一功函数金属。
[0015]不同的功函数金属可以用在具有包含不同材料浓度的栅极电介质层的半导体器件上方，以便改变不同的半导体器件的阈值电压。例如，第一半导体器件可以包括具有第一浓度的镧(La)的氧化铪(HfO2)的栅极电介质层，而第二半导体器件可以包括具有与第一浓度不同的第二浓度(例如，相差大于5％)的镧的HfO2的栅极电介质层。也可以使用类似于镧的其他掺杂元素来影响给定半导体器件的阈值电压。
[0016]根据实施例，一种集成电路包括第一半导体器件和第二半导体器件，第一半导体器件具有在第一源极区域与第一漏极区域之间延伸的第一多个半导体纳米带，第二半导体
器件具有在第二源极区域与第二漏极区域之间延伸的第二多个半导体纳米带。第二多个半导体纳米带有效地在与第一多个半导体纳米带相同的方向上延伸。集成电路还包括第一导电材料、以及不同于第一导电材料的第二导电材料，第一导电材料围绕第一多个半导体纳米带的至少一部分，使得第一导电材料在第一多个半导体纳米带的相邻纳米带之间，第二导电材料围绕第二多个半导体纳米带的至少一部分，使得第二导电材料在第二多个半导体纳米带的相邻纳米带之间。第三导电材料在第一导电材料和第二导电材料两者上。
[0017]根据另一实施例，一种形成集成电路的方法包括：在第一半导体器件的第一多个半导体纳米带周围以及第二半导体器件的第二多个半导体纳米带周围形成第一导电层，第一半导体器件通过电介质壁与第二半导体器件分离；从第二多个半导体纳米带周围去除第一导电层；从第一半导体器件与第二半导体器件之间去除电介质壁；在第二多个半导体纳米带周围形成第二导电层，第二导电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：第一半导体器件，所述第一半导体器件具有在一个方向上、并且在第一源极区域与第一漏极区域之间延伸的第一多个半导体纳米带；第二半导体器件，所述第二半导体器件具有在所述方向上、并且在第二源极区域与第二漏极区域之间延伸的第二多个半导体纳米带；第一导电材料，所述第一导电材料围绕所述第一多个半导体纳米带的至少一部分，使得所述第一导电材料在所述第一多个半导体纳米带的相邻纳米带之间；第二导电材料，所述第二导电材料不同于所述第一导电材料，所述第二导电材料围绕所述第二多个半导体纳米带的至少一部分，使得所述第二导电材料在所述第二多个半导体纳米带的相邻纳米带之间；以及第三导电材料，所述第三导电材料在所述第一导电材料和所述第二导电材料两者上。2.根据权利要求1所述的集成电路，其中，所述第一导电材料沿与所述第一半导体器件相邻的第一电介质壁的侧壁伸展，并且所述第二导电材料沿与所述第二半导体器件相邻的第二电介质壁的侧壁伸展。3.根据权利要求1所述的集成电路，其中，所述第二导电材料在所述第一半导体器件与所述第二半导体器件之间形成壁，使得所述第三导电材料接触所述壁的两侧。4.根据权利要求3所述的集成电路，其中，所述第二导电材料包括与所述壁相邻的突出结构，所述突出结构从所述壁延伸并且接触所述第一导电材料。5.根据权利要求3所述的集成电路，还包括在所述第一多个半导体纳米带周围的第一栅极电介质层以及在所述第二多个半导体纳米带周围的第二栅极电介质层，其中，所述第一栅极电介质层或所述第二栅极电介质层的任何部分都不沿所述壁的侧壁向上延伸。6.根据权利要求5所述的集成电路，还包括与所述第一半导体器件相邻的第一电介质壁以及与所述第二半导体器件相邻的第二电介质壁，其中，所述第一栅极电介质层沿所述第一电介质壁的侧壁向上延伸，并且所述第二栅极电介质层沿所述第二电介质壁的侧壁向上延伸。7.根据权利要求1所述的集成电路，还包括在所述第一多个半导体纳米带周围的第一高K电介质层以及在所述第二多个半导体纳米带周围的第二高K电介质层。8.根据权利要求7所述的集成电路，还包括在所述第一半导体器件与所述第二半导体器件之间的电介质层，其中，所述第二导电材料存在于所述第一高K电介质层与所述第二高K电介质层之间的间断内，使得所述第二导电材料接触在所述第一半导体器件与所述第二半导体器件之间的所述电介质层的至少一部分。9.根据权利要求7所述的集成电路，其中，所述第一高K电介质层包括第一浓度的镧，并且所述第二高K电介质层包括与所述第一浓度的镧不同的第二浓度的镧。10.根据权利要求1
‑
9中任一项所述的集成电路，其中，所述第一导电材料包括钛，并且所述第二导电材料包括钨。11.根据权利要求10所述的集成电路，其中，所述第一半导体器件是n沟道器件，并且所述第二半导体器件是p沟道器件。12.根据权利要求1
‑
9中任一项所述的集成电路，其中，所述第一多个半导体纳米带和所述第二多个半导体纳米带包括锗、硅、或锗和硅。
13.根据权利要求1
‑
9中任一项所述的集成电路，其中，所述第三导电材料包括钨或钛中的一种或两种。14.根据权利要求1
‑
9中任一项所述的集成电路，其中，所述第一导电材料提供第一层，并且所述第二导电材料提供第二层，其中，所述第一层和所述第二层不具有任何重叠。15.一种印刷电路板，包括根据权利要求1
‑
9中任一项所述的集成电路。16.一种电子设备，包括：芯片封...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：